CN101494191B - 一种双镶嵌结构的制造方法 - Google Patents

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Abstract

本发明提供了一种双镶嵌结构的制造方法，其制造在半导体器件的金属导线层上。现有技术中无法通过一刻蚀步骤同时制成通孔和沟槽，存在着工艺复杂和器件劣化的现象。本发明先在该金属导线层上依次沉积第一刻蚀终止层、第一层间介质层和第二刻蚀终止层；再光刻出通孔图形；接着进行刻蚀工艺以在第二刻蚀终止层上形成通孔图形凹槽；之后去除光刻胶且沉积第二层间介质层；然后涂布光刻胶并光刻出沟槽图形；接着进行刻蚀工艺以形成通孔和沟槽；再去除光刻胶并进行刻蚀工艺以使该通孔通至该金属导线层，接着在通孔和沟槽壁上制作扩散阻挡层；然后在通孔和沟槽中沉积金属并通过化学机械抛光工艺去除通孔和沟槽外的金属。本发明可简化工艺并提高器件的性能。

Description

一种双镶嵌结构的制造方法
技术领域
本发明涉及半导体制造工艺，尤其涉及一种双镶嵌结构的制造方法。
背景技术
随着半导体器件的最小特征尺寸(CD)的不断减小(从最初的1毫米发展到现在的90纳米或60纳米，并且在未来的几年内将会进入45纳米和22纳米的时代)，金属导线中的电流密度不断增大，响应时间不断缩短，传统铝导线已越来越满足不了CD不断缩小的需要。铜导线以其比铝导线低的电阻率和高的抗电子迁移能力，因此铜制程已逐渐成为半导体行业的主流工艺。但因铜导线的干法刻蚀比较困难，故铜制程中会先在介质层上刻蚀出金属导线对应的图形，然后在该图形中填充金属，该种工艺即为镶嵌工艺(damascene Process)。镶嵌工艺中的双镶嵌工艺(dual-damascene Process)可同时制成金属插塞和金属导线，可大大简化工艺，故其已成为使用范围最广的镶嵌工艺。
现有技术中的双镶嵌工艺中分别用于容纳金属插塞和金属导线的通孔和沟槽在制作时是通过不同的刻蚀步骤分开制作的，其依照两者制作的先后顺序可分为通孔优先(Via first)法和沟槽优先法(trench first)法两种方法。无论是通孔优先法还是沟槽优先法都先在金属导线层上依次沉积第一刻蚀终止层、第一层间介质层、第二刻蚀终止层和第二层间介质层(通孔优先法中也可不沉积第二刻蚀终止层，仅通过一沉积步骤同时生成第一层间介质层和第二层间介质层)；之后两种方法均涂布光刻胶并进行光刻工艺，通孔优先法和沟槽优先法通过该光刻工艺分别在光刻胶上光刻出通孔图形和沟槽图形；然后两种方法均进行刻蚀工艺，通孔优先法通过该刻蚀工艺在第一和第二层间介质层上形成通孔，而沟槽优先法通过该刻蚀工艺在第二层间介质层上形成沟槽。后续的工艺步骤两种方法开始出现分歧，沟槽优先法直接涂布光刻胶并进行光刻工艺光刻出通孔图形，然后通过刻蚀工艺在第一层间介质层上形成通孔，最后去除光刻胶并进行刻蚀工艺以使通孔通至金属导线层；而通孔优先法并不能直接涂布光刻胶且光刻出沟槽图形，其需先将第一层间介质层中形成的通孔保护起来，通过先在贯穿第一和第二层间介质层的通孔中沉积底部抗反射涂层(BARC)，然后通过回刻蚀去除第二层间介质层中的BARC，之后才涂布光刻胶并进行光刻工艺光刻出沟槽图形，然后通过刻蚀工艺在第二层间介质层上形成沟槽，此时由于BARC的保护，刻蚀形成沟槽时并没有损伤第一层间介质层，接着去除光刻胶和BARC，最后再通过刻蚀工艺以使通孔通至金属导线层。通过上述通孔优先法或沟槽优先法形成与金属导线层连通的通孔和沟槽后，接着沉积扩散阻挡层(通常使用氮化钽)，并通过电镀工艺沉积金属铜，最后通过化学机械抛光工艺形成金属插塞和金属导线。
但是上述通孔优先法和沟槽优先法均无法在一个刻蚀步骤中形成分别用于容纳金属插塞和金属导线的通孔和沟槽，至少需经两个刻蚀步骤才能形成通孔和沟槽，其首先存在着工艺复杂的缺点，另外所述的刻蚀步骤均为等离子刻蚀，等离子易在半导体器件上形成等离子损伤，刻蚀步骤越多，在半导体器件中形成的等离子损伤越多，半导体器件的性能将会劣化。
因此，如何提供一种双镶嵌结构的制造方法以在双镶嵌工艺中同时刻蚀形成通孔和沟槽，并减小等离子损伤且提高器件的性能，已成为业界亟待解决的技术问题。
发明内容
本发明的目的在于提供一种双镶嵌结构的制造方法，通过所述方法可简化工艺，同时刻蚀形成通孔和沟槽，且可减少半导体器件上的等离子损伤，并大大提高半导体器件的性能。
本发明的目的是这样实现的：一种双镶嵌结构的制造方法，其制造在半导体器件的金属导线层上，其包括以下步骤：a、在该金属导线层上制作介质层并在该介质层中制作双镶嵌结构对应的容置空间，该容置空间包括上下设置且连通的沟槽和通孔；b、在该容置空间壁上制作扩散阻挡层；c、在该容置空间中沉积金属；d、通过化学机械抛光工艺去除容置空间外的金属；其中，该步骤a包括以下步骤：a1、在该金属导线层上依次沉积第一刻蚀终止层、第一层间介质层和第二刻蚀终止层；a2、在该第二刻蚀终止层上涂布光刻胶并光刻出通孔图形；a3、进行刻蚀工艺以在第二刻蚀终止层上形成通孔图形凹槽；a4、去除光刻胶且沉积第二层间介质层；a5、涂布光刻胶并光刻出沟槽图形；a6、进行刻蚀工艺以分别在第一和第二层间介质层上形成通孔和沟槽；a7、去除光刻胶并进行刻蚀工艺以使该通孔通至该金属导线层。
在上述的双镶嵌结构的制造方法中，在步骤a4中，去除光刻胶后还在第二刻蚀终止层的通孔图形凹槽侧壁上制作刻蚀终止层侧墙。
在上述的双镶嵌结构的制造方法中，通过沉积第三刻蚀阻止层并通过刻蚀工艺形成该刻蚀终止层侧墙。
在上述的双镶嵌结构的制造方法中，该第三刻蚀终止层为氮化硅。
在上述的双镶嵌结构的制造方法中，该第一和第二层间介质层均为二氧化硅或掺杂有硼、磷或氟元素的二氧化硅。
在上述的双镶嵌结构的制造方法中，该第一和第二刻蚀终止层均为氮化硅。
在上述的双镶嵌结构的制造方法中，在步骤b中，该扩散阻挡层为氮化钽。
在上述的双镶嵌结构的制造方法中，在步骤c中，该金属为铜。
在上述的双镶嵌结构的制造方法中，在步骤c中，金属通过电镀工艺沉积在该容置空间中。
与现有技术中无法通过一个刻蚀步骤形成通孔和沟槽，需在通孔和沟槽两者中择一优先制作从而导致工艺复杂，半导体器件上由此产生的等离子损伤增多和性能因此而被劣化相比，本发明的双镶嵌结构的制造方法在第二刻蚀停止层上光刻并刻蚀出通孔图形，之后沉积第二层间介质层并涂布光刻胶且光刻出沟槽的图形，接着通过刻蚀工艺分别在第一和第二层间介质层上形成通孔和沟槽，如此可简化工艺，且可减小半导体器件因刻蚀所产生的等离子损伤，并大大提高了半导体器件的性能。
附图说明
本发明的双镶嵌结构的制造方法由以下的实施例及附图给出。
图1为进行本发明的双镶嵌结构的制造方法前的半导体器件的剖视图；
图2为本发明的双镶嵌结构的制造方法的第一实施例的流程图；
图3至图12为完成图2中的步骤S20至S29后半导体器件的剖视图；
图13为本发明的双镶嵌结构的制造方法的第二实施例的流程图；
图14为完成图13中的步骤S43后半导体器件的剖视图。
具体实施方式
以下将对本发明的双镶嵌结构的制造方法作进一步的详细描述。
本发明的双镶嵌结构的制造方法中的双镶嵌结构制造在半导体器件的金属导线层上，参见图1，其显示制造双镶嵌结构前所述半导体器件的剖视图，如图所示，半导体器件制作在硅衬底1上且其具有金属导线层10，在此所述金属导线层10为半导体器件的第一层金属层，其具有金属导线100和金属间介质101。
以下叙述的本发明的双镶嵌结构的制造方法的第一实施例和第二实施例均以将双镶嵌结构制作在如图1所示的半导体器件的金属导线层10上为例进行说明。
参见图2，本发明的双镶嵌结构的制造方法的第一实施例首先进行步骤S20，在所述金属导线层上依次沉积第一刻蚀终止层、第一层间介质层和第二刻蚀终止层，在此第一层间介质层为二氧化硅或掺杂有硼、磷或氟元素的二氧化硅，所述第一和第二刻蚀终止层均为氮化硅。
参见图3，结合参见图1，图3显示了完成步骤S20后半导体器件的剖视图，如图所示，第一刻蚀终止层11、第一层间介质层12和第二刻蚀终止层13依次沉积在金属导线层10上。
接着继续步骤S21，在所述第二刻蚀终止层上涂布光刻胶并光刻出通孔图形。
参见图4，结合参见图1和图3，图4显示了完成步骤S21后半导体器件的剖视图，如图所示，光刻胶2涂布在第二刻蚀终止层13上，且其上具有通孔图形20。
接着继续步骤S22，进行刻蚀工艺以在第二刻蚀终止层上形成通孔图形凹槽。
参见图5，结合参见图1、图3和图4，图5显示了完成步骤S22后半导体器件的剖视图，如图所示，第二刻蚀终止层13上具有通孔图形凹槽130。
接着继续步骤S23，去除光刻胶且沉积第二层间介质层，在此所述第二层间介质层为二氧化硅或掺杂有硼、磷或氟元素的二氧化硅。
参见图6，结合参见图1、图3至图5，图6显示了完成步骤S23后半导体器件的剖视图，如图所示，第二层间介质层14沉积在第二刻蚀终止层13上且填充其上的通孔图形凹槽130。
接着继续步骤S24，涂布光刻胶并光刻出沟槽图形。
参见图7，结合参见图1、图3至图6，图7显示了完成步骤S24后半导体器件的剖视图，如图所示，光刻胶2涂布在第二层间介质层14上，且光刻胶2上具有凹槽图形21。
接着继续步骤S25，进行刻蚀工艺以分别在第一和第二层间介质层上形成通孔和沟槽，在此因第二刻蚀终止层的阻挡作用，除通孔图形凹槽下的第一层间介质层可被刻蚀工艺刻蚀外，其他区域的第一层间介质层无法被刻蚀到，如此即在第一层间介质层上和通孔图形凹槽下形成通孔，而第二介质层因具有沟槽图形的光刻胶的遮蔽，故刻蚀工艺在其上形成沟槽。
参见图8，结合参见图1、图3至图7，图8显示了完成步骤S25后半导体器件的剖视图，如图所示，第一层间介质层12上形成了通孔120，第二层间介质层14上形成沟槽140，光刻胶2被刻蚀去除一部分而变薄，另外未被遮蔽的第二刻蚀终止层13也被刻蚀去除一部分而变薄，此时通孔120和沟槽140构成用于容纳双镶嵌结构的容置空间。
接着继续步骤S26，去除光刻胶并进行刻蚀工艺以使所述通孔通至所述金属导线层。
参见图9，结合参见图1、图3至图8，图9显示了完成步骤S26后半导体器件的剖视图，如图所示，通孔120直接与金属导线层10的金属导线100相接触。
接着继续步骤S27，在所述通孔和沟槽壁上制作扩散阻挡层，在此所述扩散阻挡层为氮化钽。
参见图10，结合参见图1、图3至图9，图10显示了完成步骤S27后半导体器件的剖视图，如图所示，所述扩散阻挡层15沉积在通孔120和沟槽140的壁上，且用于阻挡后续沉积在其中的金属扩散至第一和第二层间介质层12和14中。
接着继续步骤S28，在所述通孔和沟槽中沉积金属，在此所述金属为铜，其通过电镀工艺沉积在所述容置空间中。
参见图11，结合参见图1、图3至图10，图11显示了完成步骤S28后半导体器件的剖视图，如图所示，金属16填充了通孔120和沟槽140且覆盖在第二层间介质层14上。
接着继续步骤S29，通过化学机械抛光工艺去除通孔和沟槽外的金属。
参见图12，结合参见图1、图3至图11，图12显示了完成步骤S29后半导体器件的剖视图，如图所示，双镶嵌结构17填充在通孔120和沟槽140中。
参见图13，其显示了本发明的双镶嵌结构的制造方法的第二实施例的流程图，如图所示，其步骤S40至S42与第一实施例中的步骤S30至S32完全相同，且完成步骤S40、S41和S42后半导体器件的剖视图分别如图2、图3和图4所示。 
在完成步骤S42后接着继续步骤S43，在第二刻蚀终止层的通孔图形凹槽侧壁上制作刻蚀终止层侧墙，其详细过程为：首先沉积第三刻蚀阻止层，所述第三刻蚀终止层为氮化硅，然后通过刻蚀工艺形成所述刻蚀终止层侧墙，在此所述刻蚀终止层侧墙可大大提高后续制作的接触孔的形貌，其可提高通孔上下直径的均匀性，相应地会降低双镶嵌结构的电阻。
参见图14，结合参见图1、图3至图5，图14显示了完成步骤S43后半导体器件的剖视图，如图所示，刻蚀终止层侧墙131沉积在通孔图形凹槽130的侧壁上。
接着继续步骤S44至S50，步骤S44至S50分别与步骤S23至S29相同，在此对其就不再步骤S44至S50详述。
综上所述，本发明的双镶嵌结构的制造方法在第二刻蚀停止层上光刻并刻蚀出通孔图形，之后沉积第二层间介质层并涂布光刻胶且光刻出沟槽的图形，接着通过刻蚀工艺分别在第一和第二层间介质层上形成通孔和沟槽，如此可简化工艺，且可减小半导体器件因刻蚀所产生的等离子损伤，并大大提高了半导体器件的性能。

Claims (8)

1.一种双镶嵌结构的制造方法，其制造在半导体器件的金属导线层上，其包括以下步骤：a、在该金属导线层上制作介质层并在该介质层中制作双镶嵌结构对应的容置空间，该容置空间包括上下设置且连通的沟槽和通孔；b、在该容置空间壁上制作扩散阻挡层；c、在该容置空间中沉积金属；d、通过化学机械抛光工艺去除容置空间外的金属；其特征在于，该步骤a包括以下步骤：a1、在该金属导线层上依次沉积第一刻蚀终止层、第一层间介质层和第二刻蚀终止层；a2、在该第二刻蚀终止层上涂布光刻胶并光刻出通孔图形；a3、进行刻蚀工艺以在第二刻蚀终止层上形成通孔图形凹槽；a4、在第二刻蚀终止层上的通孔图形凹槽侧壁上制作刻蚀终止层侧墙，去除光刻胶且沉积第二层间介质层；a5、涂布光刻胶并光刻出沟槽图形；a6、进行刻蚀工艺以分别在第一和第二层间介质层上形成通孔和沟槽；a7、去除光刻胶并进行刻蚀工艺以使该通孔通至该金属导线层。
2.如权利要求1所述的双镶嵌结构的制造方法，其特征在于，通过沉积第三刻蚀阻止层并通过刻蚀工艺形成该刻蚀终止层侧墙。
3.如权利要求2所述的双镶嵌结构的制造方法，其特征在于，该第三刻蚀终止层为氮化硅。
4.如权利要求1所述的双镶嵌结构的制造方法，其特征在于，该第一和第二层间介质层均为二氧化硅或掺杂有硼、磷或氟元素的二氧化硅。
5.如权利要求1所述的双镶嵌结构的制造方法，其特征在于，该第一和第二刻蚀终止层均为氮化硅。
6.如权利要求1所述的双镶嵌结构的制造方法，其特征在于，在步骤b中，该扩散阻挡层为氮化钽。
7.如权利要求1所述的双镶嵌结构的制造方法，其特征在于，在步骤c中，该金属为铜。
8.如权利要求1所述的双镶嵌结构的制造方法，其特征在于，在步骤c中，金属通过电镀工艺沉积在该容置空间中。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102044471B (zh) * 2009-10-09 2015-04-29 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
CN102683271A (zh) * 2012-05-04 2012-09-19 上海华力微电子有限公司 一种沉积前金属介电质层薄膜的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1420530A (zh) * 2001-11-21 2003-05-28 联华电子股份有限公司 一种氧掺杂硅碳化合物蚀刻停止层
CN1434509A (zh) * 2002-01-22 2003-08-06 联华电子股份有限公司 双镶嵌金属内连线结构及其制作方法
CN1251310C (zh) * 2001-08-08 2006-04-12 蓝姆研究公司 应用于约束等离子体反应室的半导体双镶嵌蚀刻制作过程
CN1316566C (zh) * 2001-12-05 2007-05-16 先进微装置公司 具有改良阻挡层接着力的互连结构
CN101079408A (zh) * 2006-05-22 2007-11-28 中芯国际集成电路制造(上海)有限公司 双镶嵌结构及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1251310C (zh) * 2001-08-08 2006-04-12 蓝姆研究公司 应用于约束等离子体反应室的半导体双镶嵌蚀刻制作过程
CN1420530A (zh) * 2001-11-21 2003-05-28 联华电子股份有限公司 一种氧掺杂硅碳化合物蚀刻停止层
CN1316566C (zh) * 2001-12-05 2007-05-16 先进微装置公司 具有改良阻挡层接着力的互连结构
CN1434509A (zh) * 2002-01-22 2003-08-06 联华电子股份有限公司 双镶嵌金属内连线结构及其制作方法
CN101079408A (zh) * 2006-05-22 2007-11-28 中芯国际集成电路制造(上海)有限公司 双镶嵌结构及其制造方法

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