JP3479199B2 - 半導体素子の多層配線の製造方法 - Google Patents
半導体素子の多層配線の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子におけ
るＡｌ配線の製造方法に関するものである。
るＡｌ配線の製造方法に関するものである。
【０００２】
【従来の技術】一般に、高集積半導体素子における多層
配線は、以下のような構造を有する。
配線は、以下のような構造を有する。
【０００３】図７は従来の高集積半導体素子における多
層配線を示す断面図である。
層配線を示す断面図である。
【０００４】この図において、１は半導体基板、２はそ
のフィールド領域におけるトランジスタ、３は層間絶縁
膜、４は上層配線と接続するためのＷヴィアプラグ、５
はＡｌ系合金５ｂとバリアメタル５ａを積層した配線、
６はパッシベーション膜である。
のフィールド領域におけるトランジスタ、３は層間絶縁
膜、４は上層配線と接続するためのＷヴィアプラグ、５
はＡｌ系合金５ｂとバリアメタル５ａを積層した配線、
６はパッシベーション膜である。
【０００５】この図に示すように、Ａｌ系合金５ｂとバ
リアメタル５ａを積層した配線５を用い、各層配線間の
接続は、ＣＶＤ法によりＷを埋め込んだＷヴィアプラグ
４によって行われている。
リアメタル５ａを積層した配線５を用い、各層配線間の
接続は、ＣＶＤ法によりＷを埋め込んだＷヴィアプラグ
４によって行われている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た従来の高集積半導体素子における多層配線構造におい
ては、配線に通電すると、エレクトロマイグレーション
によって配線５中のＡｌが移動する場合、配線５同士が
Ｗヴィアプラグ４によって接続されているため、図８に
示すように、その部分でのＡｌの移動が妨げられる。Ａ
ｌの供給が阻止されることにより、Ｗヴィアプラグ４近
傍で、エレクトロマイグレーションによるボイド７の成
長が顕著になり、エレクトロマイグレーションの耐性が
悪くなるという問題点があった。
た従来の高集積半導体素子における多層配線構造におい
ては、配線に通電すると、エレクトロマイグレーション
によって配線５中のＡｌが移動する場合、配線５同士が
Ｗヴィアプラグ４によって接続されているため、図８に
示すように、その部分でのＡｌの移動が妨げられる。Ａ
ｌの供給が阻止されることにより、Ｗヴィアプラグ４近
傍で、エレクトロマイグレーションによるボイド７の成
長が顕著になり、エレクトロマイグレーションの耐性が
悪くなるという問題点があった。
【０００７】そこで、上記した問題を解決するために
は、Ｗヴィアプラグ４内と配線部を同じ材質にし、Ｗヴ
ィアプラグ４と配線部の界面でＡｌの移動を妨げないよ
うにすることが望ましい。
は、Ｗヴィアプラグ４内と配線部を同じ材質にし、Ｗヴ
ィアプラグ４と配線部の界面でＡｌの移動を妨げないよ
うにすることが望ましい。
【０００８】ヴィアホールをＡｌで埋め込むには、スパ
ッタ法を用いる場合、高温スパッタ法、高温リフロー
法、高圧スパッタ法等により、Ａｌを流し込む方法が採
られるが、いずれの方法においても、ウェッティング層
又はバリアメタルとして高融点金属層（ＴｉＮ、Ｔｉ
等）が必要であり、ヴィアホール底部でＡｌの移動が遮
断されてしまう可能性が高い。
ッタ法を用いる場合、高温スパッタ法、高温リフロー
法、高圧スパッタ法等により、Ａｌを流し込む方法が採
られるが、いずれの方法においても、ウェッティング層
又はバリアメタルとして高融点金属層（ＴｉＮ、Ｔｉ
等）が必要であり、ヴィアホール底部でＡｌの移動が遮
断されてしまう可能性が高い。
【０００９】また、ＣＶＤ法を用いる場合も、全面（ブ
ランケット）ＣＶＤ法で上層配線との同時成膜を行う場
合には、絶縁膜上にＡｌが成膜され難いため、やはりＣ
ＶＤ法の際の核生成のための密着層としてＴｉＮ等を全
面に形成する必要があり、上記のいずれの方法において
も、ヴィア部でのエレクトロマイグレーションによるボ
イド成長を防ぐことは困難である。
ランケット）ＣＶＤ法で上層配線との同時成膜を行う場
合には、絶縁膜上にＡｌが成膜され難いため、やはりＣ
ＶＤ法の際の核生成のための密着層としてＴｉＮ等を全
面に形成する必要があり、上記のいずれの方法において
も、ヴィア部でのエレクトロマイグレーションによるボ
イド成長を防ぐことは困難である。
【００１０】本発明は、上記問題点を除去し、ヴィア部
でのエレクトロマイグレーションによるボイド成長を防
ぎ、寿命が長く信頼性の高い半導体素子の多層配線の製
造方法を提供することを目的とする。
でのエレクトロマイグレーションによるボイド成長を防
ぎ、寿命が長く信頼性の高い半導体素子の多層配線の製
造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕半導体素子の多層配線の製造方法において、第１
層配線としてのＡｌ合金上の層間絶縁膜に開孔したヴィ
アホール（２７）上に、Ｔｉ−Ｓｉ合金膜（２８）、Ａ
ｌ合金膜（２９）を順次成膜し、前記Ａｌ合金膜（２
９）のスパッタによる形成時又はスパッタによる形成後
の熱処理により、Ａｌ合金（２９）とＴｉ−Ｓｉ合金膜
（２８）を反応させて、ヴィアホール底部にＡｌ−Ｔｉ
−Ｓｉ３元系合金層（３０）を形成するようにしたもの
である。
成するために、 〔１〕半導体素子の多層配線の製造方法において、第１
層配線としてのＡｌ合金上の層間絶縁膜に開孔したヴィ
アホール（２７）上に、Ｔｉ−Ｓｉ合金膜（２８）、Ａ
ｌ合金膜（２９）を順次成膜し、前記Ａｌ合金膜（２
９）のスパッタによる形成時又はスパッタによる形成後
の熱処理により、Ａｌ合金（２９）とＴｉ−Ｓｉ合金膜
（２８）を反応させて、ヴィアホール底部にＡｌ−Ｔｉ
−Ｓｉ３元系合金層（３０）を形成するようにしたもの
である。
【００１２】〔２〕半導体素子の多層配線の製造方法に
おいて、第１層配線としてのＡｌ合金（３２）上に、薄
いＳｉ層（３３）を成膜し、パターニング後、層間絶縁
膜（３４）を成膜し、底部に前記Ｓｉ層（３３）を残す
ように前記層間絶縁膜（３４）にヴィアホールを開孔
し、Ｔｉ膜（３６）、Ａｌ合金膜（３７）を順次成膜
し、前記Ａｌ合金膜（３７）のスパッタによる形成時又
はスパッタによる形成後の熱処理により、前記ヴィアホ
ール底部のＡｌ合金膜、Ｔｉ膜、Ｓｉ膜を反応させるこ
とにより、ヴィアホール底部のみにＡｌ−Ｔｉ−Ｓｉ３
元系合金（３８）を形成するようにしたものである。
おいて、第１層配線としてのＡｌ合金（３２）上に、薄
いＳｉ層（３３）を成膜し、パターニング後、層間絶縁
膜（３４）を成膜し、底部に前記Ｓｉ層（３３）を残す
ように前記層間絶縁膜（３４）にヴィアホールを開孔
し、Ｔｉ膜（３６）、Ａｌ合金膜（３７）を順次成膜
し、前記Ａｌ合金膜（３７）のスパッタによる形成時又
はスパッタによる形成後の熱処理により、前記ヴィアホ
ール底部のＡｌ合金膜、Ｔｉ膜、Ｓｉ膜を反応させるこ
とにより、ヴィアホール底部のみにＡｌ−Ｔｉ−Ｓｉ３
元系合金（３８）を形成するようにしたものである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。
て図面を参照しながら詳細に説明する。
【００１４】図１は本発明の半導体素子の多層配線の断
面図である。
面図である。
【００１５】図１において、各種トランジスタ（図示な
し）を有する半導体基板１０上に、下層のＡｌ合金配線
１１と、上層及びヴィアホール内部のＡｌ合金配線１２
が接する部分をＡｌ−Ｔｉ−Ｓｉ３元系合金層１３とす
ることにより、ヴィアホールでのエレクトロマイグレー
ションによるボイド成長を抑制した、信頼性の高い配線
を形成する。
し）を有する半導体基板１０上に、下層のＡｌ合金配線
１１と、上層及びヴィアホール内部のＡｌ合金配線１２
が接する部分をＡｌ−Ｔｉ−Ｓｉ３元系合金層１３とす
ることにより、ヴィアホールでのエレクトロマイグレー
ションによるボイド成長を抑制した、信頼性の高い配線
を形成する。
【００１６】以下、本発明の半導体素子の多層配線の製
造方法について説明する。
造方法について説明する。
【００１７】図２は本発明の第１実施例を示す半導体素
子の多層配線製造工程断面図である。
子の多層配線製造工程断面図である。
【００１８】（１）まず、図２（ａ）に示すように、各
種トランジスタ（図示なし）を有する半導体基板２１上
にＣＶＤ−ＳｉＯ２絶縁膜２２を形成し、第１層配線と
して５０ｎｍのＴｉバリアメタル２３、５００ｎｍのＡ
ｌ−Ｃｕ合金膜２４、約３０ｎｍのキャップメタルＴｉ
Ｎ膜２５を連続的に成膜し、パターニングして配線を形
成する。その後、８００ｎｍのＣＶＤ絶縁膜２６を形成
し、第２層配線と第１層配線を接続するためのヴィアホ
ール２７をキャップメタルＴｉＮ膜２５まで除去して開
孔する。
種トランジスタ（図示なし）を有する半導体基板２１上
にＣＶＤ−ＳｉＯ２絶縁膜２２を形成し、第１層配線と
して５０ｎｍのＴｉバリアメタル２３、５００ｎｍのＡ
ｌ−Ｃｕ合金膜２４、約３０ｎｍのキャップメタルＴｉ
Ｎ膜２５を連続的に成膜し、パターニングして配線を形
成する。その後、８００ｎｍのＣＶＤ絶縁膜２６を形成
し、第２層配線と第１層配線を接続するためのヴィアホ
ール２７をキャップメタルＴｉＮ膜２５まで除去して開
孔する。
【００１９】（２）その後、図２（ｂ）に示すように、
第１層配線のＡｌ表面をスパッタエッチによりクリーニ
ングし、密着層としてＳｉを１０〜３５％程度含む約５
０ｎｍのＴｉ膜２８を、合金ターゲットを用いたスパッ
タ法により成膜する。その際、ヴィアホール２７の底部
には１０〜４０ｎｍ程度のＴｉ−Ｓｉ合金２８Ａが成膜
される。
第１層配線のＡｌ表面をスパッタエッチによりクリーニ
ングし、密着層としてＳｉを１０〜３５％程度含む約５
０ｎｍのＴｉ膜２８を、合金ターゲットを用いたスパッ
タ法により成膜する。その際、ヴィアホール２７の底部
には１０〜４０ｎｍ程度のＴｉ−Ｓｉ合金２８Ａが成膜
される。
【００２０】（３）その後、図２（ｃ）に示すように、
第２層配線として５００ｎｍ程度のＡｌ−Ｃｕ合金膜２
９を４００℃以上の温度でスパッタ成膜するか、又はス
パッタ成膜後に４５０℃以上の熱処理を施すことによ
り、配線形成と同時に、Ａｌ合金をヴィアホール２７内
に埋め込む。その際、前述のＴｉ−Ｓｉ合金膜２８Ａは
Ａｌ合金と反応し、配線部ではその一部が、ヴィアホー
ル２７底部では合金層の膜厚が薄いため、その全てがＡ
ｌ−Ｔｉ−Ｓｉ３元系合金層３０となる。その後、第２
層配線をパターニングする。多層配線を形成する場合
は、この工程を繰り返す。
第２層配線として５００ｎｍ程度のＡｌ−Ｃｕ合金膜２
９を４００℃以上の温度でスパッタ成膜するか、又はス
パッタ成膜後に４５０℃以上の熱処理を施すことによ
り、配線形成と同時に、Ａｌ合金をヴィアホール２７内
に埋め込む。その際、前述のＴｉ−Ｓｉ合金膜２８Ａは
Ａｌ合金と反応し、配線部ではその一部が、ヴィアホー
ル２７底部では合金層の膜厚が薄いため、その全てがＡ
ｌ−Ｔｉ−Ｓｉ３元系合金層３０となる。その後、第２
層配線をパターニングする。多層配線を形成する場合
は、この工程を繰り返す。
【００２１】このように、第１実施例によれば、Ａｌで
埋め込む際の密着層（ウェッテイング層）をＴｉ−Ｓｉ
合金としたため、ヴィアホール底部の合金層がＡｌ−Ｔ
ｉ−Ｓｉ３元系合金層となり、通常Ａｌ合金をヴィアホ
ールに埋め込む際に用いられるＴｉ、ＴｉＮの場合と比
べて、エレクトロマイグレーション耐性が向上する。
埋め込む際の密着層（ウェッテイング層）をＴｉ−Ｓｉ
合金としたため、ヴィアホール底部の合金層がＡｌ−Ｔ
ｉ−Ｓｉ３元系合金層となり、通常Ａｌ合金をヴィアホ
ールに埋め込む際に用いられるＴｉ、ＴｉＮの場合と比
べて、エレクトロマイグレーション耐性が向上する。
【００２２】なお、従来の密着層としてＴｉバリアを用
いた場合は、ヴィアホール底部の合金はＡｌ３
Ｔｉの２元合金となる。ヴィアホール底部の合金層が、
従来のようにＡｌ３Ｔｉか、本発明のように、Ａｌ−Ｔ
ｉ−Ｓｉ３元系合金であるかによって、Ａｌ埋め込みヴ
ィア部のエレクトロマイグレーション耐性は大きく異な
ってくる。
いた場合は、ヴィアホール底部の合金はＡｌ３
Ｔｉの２元合金となる。ヴィアホール底部の合金層が、
従来のようにＡｌ３Ｔｉか、本発明のように、Ａｌ−Ｔ
ｉ−Ｓｉ３元系合金であるかによって、Ａｌ埋め込みヴ
ィア部のエレクトロマイグレーション耐性は大きく異な
ってくる。
【００２３】その結果を図３に示す。図３において、横
軸は試験時間（時間）、縦軸は累積故障分布（％）を示
し、配線幅は２．０μｍ、ｊ＝１４ｍＡ、Ｔｊ＝２００
℃、ヴィア間隔＝１００μｍの場合、試料（ａ）〔●〕
はヴィアホール底部の層がＡｌ３Ｔｉ層（従来例）の場
合を、試料（ｂ）〔○〕はヴィアホール底部の層がＡｌ
−Ｔｉ−Ｓｉ３元系合金層（本発明）の場合をそれぞれ
示している。
軸は試験時間（時間）、縦軸は累積故障分布（％）を示
し、配線幅は２．０μｍ、ｊ＝１４ｍＡ、Ｔｊ＝２００
℃、ヴィア間隔＝１００μｍの場合、試料（ａ）〔●〕
はヴィアホール底部の層がＡｌ３Ｔｉ層（従来例）の場
合を、試料（ｂ）〔○〕はヴィアホール底部の層がＡｌ
−Ｔｉ−Ｓｉ３元系合金層（本発明）の場合をそれぞれ
示している。
【００２４】この図から明らかなように、試料（ｂ）の
場合には、試料（ａ）に比べて、寿命が大幅に向上して
いることが分かる。
場合には、試料（ａ）に比べて、寿命が大幅に向上して
いることが分かる。
【００２５】この試料（ｂ）と（ａ）のＴｉＳｉの比は
約３：１である。Ａｌ−Ｔｉ−Ｓｉ３元系合金はエレク
トロマイグレーション時にＡｌを通過させるため、ボイ
ドの成長が起き難くなっているのに対して、Ａｌ３Ｔｉ
合金ではＡｌの移動が妨げられ、寿命が短くなってしま
うためである。
約３：１である。Ａｌ−Ｔｉ−Ｓｉ３元系合金はエレク
トロマイグレーション時にＡｌを通過させるため、ボイ
ドの成長が起き難くなっているのに対して、Ａｌ３Ｔｉ
合金ではＡｌの移動が妨げられ、寿命が短くなってしま
うためである。
【００２６】試料（ａ）の結果は、ＴｉＮバリアを用い
た時も同様で、ＴｉＮによりＡｌの移動が抑制されて、
寿命が短くなる。そのため、ヴィアホール底部にＡｌ−
Ｔｉ−Ｓｉ３元系合金層を形成することにより、大幅な
寿命の向上を図ることができる。
た時も同様で、ＴｉＮによりＡｌの移動が抑制されて、
寿命が短くなる。そのため、ヴィアホール底部にＡｌ−
Ｔｉ−Ｓｉ３元系合金層を形成することにより、大幅な
寿命の向上を図ることができる。
【００２７】図４は本発明の第２実施例を示す半導体素
子の多層配線製造工程断面図である。なお、図２におい
て、第１実施例と同じ部分については、同じ番号を付し
てそれらの説明は省略する。
子の多層配線製造工程断面図である。なお、図２におい
て、第１実施例と同じ部分については、同じ番号を付し
てそれらの説明は省略する。
【００２８】（１）まず、図４（ａ）に示すように、第
１層配線としてバリアメタル３１上にＡｌ−Ｃｕ合金３
２を成膜した後、スパッタ法により、５ｎｍ程度の薄い
Ｓｉ層３３をスパッタ成膜する。第１層配線をパターニ
ングした後、層間絶縁膜３４を成膜し、ヴィアホール３
５を開孔する。その際、ヴィアホール３５底部にＳｉ層
を残すようにする。
１層配線としてバリアメタル３１上にＡｌ−Ｃｕ合金３
２を成膜した後、スパッタ法により、５ｎｍ程度の薄い
Ｓｉ層３３をスパッタ成膜する。第１層配線をパターニ
ングした後、層間絶縁膜３４を成膜し、ヴィアホール３
５を開孔する。その際、ヴィアホール３５底部にＳｉ層
を残すようにする。
【００２９】（２）次に、図４（ｂ）に示すように、第
１実施例と同様にＴｉ膜３６をスパッタし、これを密着
層として、Ａｌ−Ｃｕ合金３７を４００℃以上のスパッ
タによって、Ｔｉ膜３６と反応させながら埋め込む。こ
の際、ヴィアホール３５底部は、Ａｌ、Ｔｉ、Ｓｉの反
応が生じて、Ａｌ−Ｔｉ−Ｓｉ３元系合金層３８とな
る。また、配線部の一部及びヴィアホール３５側壁全部
のＴｉは、Ａｌ合金と反応してＡｌ３Ｔｉ層３９とな
る。さらに、多層配線にする場合、Ａｌ−Ｃｕ合金３７
上にＳｉ膜を形成して、同様の工程を繰り返す。
１実施例と同様にＴｉ膜３６をスパッタし、これを密着
層として、Ａｌ−Ｃｕ合金３７を４００℃以上のスパッ
タによって、Ｔｉ膜３６と反応させながら埋め込む。こ
の際、ヴィアホール３５底部は、Ａｌ、Ｔｉ、Ｓｉの反
応が生じて、Ａｌ−Ｔｉ−Ｓｉ３元系合金層３８とな
る。また、配線部の一部及びヴィアホール３５側壁全部
のＴｉは、Ａｌ合金と反応してＡｌ３Ｔｉ層３９とな
る。さらに、多層配線にする場合、Ａｌ−Ｃｕ合金３７
上にＳｉ膜を形成して、同様の工程を繰り返す。
【００３０】このように、第２実施例によれば、Ｔｉ−
Ｓｉ合金を密着層とする代わりに、Ｔｉ層を用いるよう
にしたので、密着層の低抵抗化が図られ、さらに、Ａｌ
合金配線の上に成膜されるＳｉをフォトリソ時の反射防
止膜として利用できるため、キャップメタルＴｉＮを成
膜する必要もない。そして、ヴィアホール底部のみをＡ
ｌ−Ｔｉ−Ｓｉ３元系合金とした信頼性の高い配線が得
られる。
Ｓｉ合金を密着層とする代わりに、Ｔｉ層を用いるよう
にしたので、密着層の低抵抗化が図られ、さらに、Ａｌ
合金配線の上に成膜されるＳｉをフォトリソ時の反射防
止膜として利用できるため、キャップメタルＴｉＮを成
膜する必要もない。そして、ヴィアホール底部のみをＡ
ｌ−Ｔｉ−Ｓｉ３元系合金とした信頼性の高い配線が得
られる。
【００３１】なお、第１実施例では、スパッタでＴｉ−
Ｓｉを成膜し、高温スパッタ法でＡｌ−Ｃｕ合金を埋め
込んだが、さらに高アスペクト比のヴィアホールについ
ては、ＴｉＣｌ４とＳｉＨ４を用いたＣＶＤでＴｉ−Ｓ
ｉ合金を成膜し、その上のＡｌをＴＭＡ（トリメチルア
ルミニウム）等を原料とした全面ＣＶＤ法等で埋め込む
ことも可能である。
Ｓｉを成膜し、高温スパッタ法でＡｌ−Ｃｕ合金を埋め
込んだが、さらに高アスペクト比のヴィアホールについ
ては、ＴｉＣｌ４とＳｉＨ４を用いたＣＶＤでＴｉ−Ｓ
ｉ合金を成膜し、その上のＡｌをＴＭＡ（トリメチルア
ルミニウム）等を原料とした全面ＣＶＤ法等で埋め込む
ことも可能である。
【００３２】図５は本発明の第３実施例を示す半導体素
子の多層配線の製造工程断面図である。なお、第１実施
例と同じ部分には同じ符号を付してその説明は省略す
る。
子の多層配線の製造工程断面図である。なお、第１実施
例と同じ部分には同じ符号を付してその説明は省略す
る。
【００３３】第１実施例では、Ｔｉ−Ｓｉ合金層を密着
層として用いたが、この第３実施例では密着層としてＴ
ｉ膜とＳｉ膜の積層膜を用いたものである。
層として用いたが、この第３実施例では密着層としてＴ
ｉ膜とＳｉ膜の積層膜を用いたものである。
【００３４】（１）まず、図５（ａ）に示すように、開
孔したヴィアホール２７をスパッタエッチによりクリー
ニングし、スパッタＳｉ膜４１を１０ｎｍ、スパッタＴ
ｉ膜４２を４０ｎｍ連続的にスパッタし、これを密着層
とする。
孔したヴィアホール２７をスパッタエッチによりクリー
ニングし、スパッタＳｉ膜４１を１０ｎｍ、スパッタＴ
ｉ膜４２を４０ｎｍ連続的にスパッタし、これを密着層
とする。
【００３５】（２）次に、図５（ｂ）に示すように、Ａ
ｌ−Ｃｕ合金２９を５００ｎｍ程度、４００℃以上の高
温でスパッタ成膜し、配線形成と同時に、Ａｌ合金をヴ
ィアホールに埋め込む。その際、上述したＳｉ膜４１、
Ｔｉ膜４２、Ａｌ−Ｃｕ合金膜２４及び２９の間で反応
が生じ、Ａｌ−Ｔｉ−Ｓｉ３元系合金層４３がヴィアホ
ール底部に形成される。ヴィアホール２７部ではＴｉ、
Ｓｉが薄く、また反応が上下から進むため、全てＡｌ−
Ｔｉ−Ｓｉ３元系合金層４３になるが、配線部では、上
からＡｌ−Ｃｕ合金２９、Ａｌ３Ｔｉ合金４４、Ｔｉ４
２、ＴｉＳｉｘ４５という構造になる。
ｌ−Ｃｕ合金２９を５００ｎｍ程度、４００℃以上の高
温でスパッタ成膜し、配線形成と同時に、Ａｌ合金をヴ
ィアホールに埋め込む。その際、上述したＳｉ膜４１、
Ｔｉ膜４２、Ａｌ−Ｃｕ合金膜２４及び２９の間で反応
が生じ、Ａｌ−Ｔｉ−Ｓｉ３元系合金層４３がヴィアホ
ール底部に形成される。ヴィアホール２７部ではＴｉ、
Ｓｉが薄く、また反応が上下から進むため、全てＡｌ−
Ｔｉ−Ｓｉ３元系合金層４３になるが、配線部では、上
からＡｌ−Ｃｕ合金２９、Ａｌ３Ｔｉ合金４４、Ｔｉ４
２、ＴｉＳｉｘ４５という構造になる。
【００３６】また、ここではＳｉ膜４１、Ｔｉ膜４２の
順にスパッタ成膜したが、逆にＴｉ膜、Ｓｉ膜の順にす
ることも、またＴｉとＳｉを複数回積層することも可能
である。
順にスパッタ成膜したが、逆にＴｉ膜、Ｓｉ膜の順にす
ることも、またＴｉとＳｉを複数回積層することも可能
である。
【００３７】図６は本発明の第４実施例を示す半導体素
子の多層配線の製造工程断面図である。なお、第１実施
例と同じ部分については同じ符号を付してその説明は省
略する。
子の多層配線の製造工程断面図である。なお、第１実施
例と同じ部分については同じ符号を付してその説明は省
略する。
【００３８】第１実施例では、Ｔｉ−Ｓｉ合金層を密着
層として用いたが、この実施例では密着層として、最初
からＡｌ−Ｔｉ−Ｓｉ３元系合金を用いるようにしたも
のである。
層として用いたが、この実施例では密着層として、最初
からＡｌ−Ｔｉ−Ｓｉ３元系合金を用いるようにしたも
のである。
【００３９】（１）まず、図６（ａ）に示すように、ス
パッタクリーニングしたヴィアホール２７上に、１００
℃以下の低温にて、Ａｌ−Ｔｉ−Ｓｉ３元系合金層５１
を２００ｎｍ程、スパッタ法により成膜する。
パッタクリーニングしたヴィアホール２７上に、１００
℃以下の低温にて、Ａｌ−Ｔｉ−Ｓｉ３元系合金層５１
を２００ｎｍ程、スパッタ法により成膜する。
【００４０】（２）次に、図６（ｂ）に示すように、Ａ
ｌ−Ｃｕ合金２９を３００ｎｍ程、４００℃以上の高温
でスパッタし、配線形成と同時にヴィアホール２７を埋
め込む。その際、Ａｌ−Ｔｉ−Ｓｉ３元系合金の組成は
Ｓｉ／Ｔｉ＝０．１〜０．５、Ａｌ／Ｔｉ＝１〜３とす
る。
ｌ−Ｃｕ合金２９を３００ｎｍ程、４００℃以上の高温
でスパッタし、配線形成と同時にヴィアホール２７を埋
め込む。その際、Ａｌ−Ｔｉ−Ｓｉ３元系合金の組成は
Ｓｉ／Ｔｉ＝０．１〜０．５、Ａｌ／Ｔｉ＝１〜３とす
る。
【００４１】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００４２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、 （１）請求項１記載の発明によれば、ヴィアホール底部
にＡｌ−Ｔｉ−Ｓｉ３元系合金を形成することにより、
Ａｌで埋め込む際の密着層（ウェッテイング層）をＴｉ
−Ｓｉ合金としたため、ヴィアホール底部の合金層がＡ
ｌ−Ｔｉ−Ｓｉ３元合金となり、通常Ａｌ合金をヴィア
ホールに埋め込む際に用いられるＴｉ、ＴｉＮの場合と
比べて、エレクトロマイグレーション耐性の向上を図る
ことができる。
よれば、 （１）請求項１記載の発明によれば、ヴィアホール底部
にＡｌ−Ｔｉ−Ｓｉ３元系合金を形成することにより、
Ａｌで埋め込む際の密着層（ウェッテイング層）をＴｉ
−Ｓｉ合金としたため、ヴィアホール底部の合金層がＡ
ｌ−Ｔｉ−Ｓｉ３元合金となり、通常Ａｌ合金をヴィア
ホールに埋め込む際に用いられるＴｉ、ＴｉＮの場合と
比べて、エレクトロマイグレーション耐性の向上を図る
ことができる。
【００４３】（２）請求項２記載の発明によれば、Ｔｉ
−Ｓｉ合金を密着層とする代わりにＴｉ層を用いるよう
にしたので、密着層の低抵抗化を図ることができ、さら
に、Ａｌ合金配線の上に成膜されるＳｉをフォトリソ時
の反射防止膜として利用できるため、キャップメタルＴ
ｉＮを成膜する必要もない。そして、ヴィアホール底部
のみをＡｌ−Ｔｉ−Ｓｉ３元系合金とした高信頼性配線
を形成することができる。
−Ｓｉ合金を密着層とする代わりにＴｉ層を用いるよう
にしたので、密着層の低抵抗化を図ることができ、さら
に、Ａｌ合金配線の上に成膜されるＳｉをフォトリソ時
の反射防止膜として利用できるため、キャップメタルＴ
ｉＮを成膜する必要もない。そして、ヴィアホール底部
のみをＡｌ−Ｔｉ−Ｓｉ３元系合金とした高信頼性配線
を形成することができる。
【図１】本発明の第１実施例を示す半導体素子の多層配
線の断面図である。
線の断面図である。
【図２】本発明の第１実施例を示す半導体素子の多層配
線の製造工程断面図である。
線の製造工程断面図である。
【図３】エレクトロマイグレーションによる配線の故障
分布を示す図である。
分布を示す図である。
【図４】本発明の第２実施例を示す半導体素子の多層配
線の製造工程断面図である。
線の製造工程断面図である。
【図５】本発明の第３実施例を示す半導体素子の多層配
線の製造工程断面図である。
線の製造工程断面図である。
【図６】本発明の第４実施例を示す半導体素子の多層配
線の製造工程断面図である。
線の製造工程断面図である。
【図７】従来の高集積半導体素子における多層配線を示
す断面図である。
す断面図である。
【図８】従来の多層配線形成の問題点を示す図である。
１０，２１ 半導体基板
１１ 下層のＡｌ合金配線
１２ Ａｌ合金配線
１３，３０，３８，４３，５１ Ａｌ−Ｔｉ−Ｓｉ３
元系合金層 ２２ ＣＶＤ−ＳｉＯ２絶縁膜 ２３ Ｔｉバリアメタル ２４，２９ Ａｌ−Ｃｕ合金膜 ２５ キャップメタルＴｉＮ膜 ２６ ＣＶＤ絶縁膜 ２７，３５ ヴィアホール ２８，３６ Ｔｉ膜２８Ａ Ｔｉ−Ｓｉ合金 ３１ バリアメタル ３２，３７ Ａｌ−Ｃｕ合金 ３３ 薄いＳｉ層 ３４ 層間絶縁膜 ３９，４４ Ａｌ３Ｔｉ層 ４１ スパッタＳｉ膜 ４２ スパッタＴｉ膜 ４５ ＴｉＳｉｘ膜
元系合金層 ２２ ＣＶＤ−ＳｉＯ２絶縁膜 ２３ Ｔｉバリアメタル ２４，２９ Ａｌ−Ｃｕ合金膜 ２５ キャップメタルＴｉＮ膜 ２６ ＣＶＤ絶縁膜 ２７，３５ ヴィアホール ２８，３６ Ｔｉ膜２８Ａ Ｔｉ−Ｓｉ合金 ３１ バリアメタル ３２，３７ Ａｌ−Ｃｕ合金 ３３ 薄いＳｉ層 ３４ 層間絶縁膜 ３９，４４ Ａｌ３Ｔｉ層 ４１ スパッタＳｉ膜 ４２ スパッタＴｉ膜 ４５ ＴｉＳｉｘ膜
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/768
H01L 21/3205
H01L 21/3213
Claims (2)
- 【請求項１】 第１層配線としてのＡｌ合金上の層間絶
縁膜に開孔したヴィアホール上にＴｉ−Ｓｉ合金膜、Ａ
ｌ合金膜を順次成膜し、前記Ａｌ合金膜のスパッタによ
る形成時又はスパッタによる形成後の熱処理により、前
記Ａｌ合金膜とＴｉ−Ｓｉ合金膜を反応させて、前記ヴ
ィアホール底部にＡｌ−Ｔｉ−Ｓｉ３元系合金層を形成
することを特徴とした半導体素子の多層配線の製造方
法。 - 【請求項２】 第１層配線としてのＡｌ合金上に薄いＳ
ｉ層を成膜し、パターニング後、層間絶縁膜を成膜し、
底部に前記Ｓｉ層を残すように前記層間絶縁膜にヴィア
ホールを開孔し、Ｔｉ膜、Ａｌ合金膜を順次成膜し、前
記Ａｌ合金膜のスパッタによる形成時又はスパッタによ
る形成後の熱処理により、前記ヴィアホール底部のＡｌ
合金膜、Ｔｉ膜、Ｓｉ膜を反応させることにより、前記
ヴィアホール底部のみにＡｌ−Ｔｉ−Ｓｉ３元系合金層
を形成することを特徴とした半導体素子の多層配線の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06693997A JP3479199B2 (ja) | 1997-03-19 | 1997-03-19 | 半導体素子の多層配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06693997A JP3479199B2 (ja) | 1997-03-19 | 1997-03-19 | 半導体素子の多層配線の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10261708A JPH10261708A (ja) | 1998-09-29 |
| JP3479199B2 true JP3479199B2 (ja) | 2003-12-15 |
Family
ID=13330488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06693997A Expired - Fee Related JP3479199B2 (ja) | 1997-03-19 | 1997-03-19 | 半導体素子の多層配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3479199B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6656834B1 (en) * | 2001-06-20 | 2003-12-02 | Advanced Micro Devices, Inc. | Method of selectively alloying interconnect regions by deposition process |
| JP4764606B2 (ja) * | 2004-03-04 | 2011-09-07 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1997
- 1997-03-19 JP JP06693997A patent/JP3479199B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10261708A (ja) | 1998-09-29 |
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