KR20010003207A - 반도체 소자의 금속배선 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로서, 특히, 콘택 플러그의 표면에서 키-홀(key-hole)이 발생되는 것을 방지할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다. 본 발명의 반도체 소자의 금속배선 형성방법은, 하부 패턴이 구비된 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막을 국부적으로 식각하여, 상기 반도체 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 단계; 상기 결과물의 상부에 베리어 금속막을 증착하고, 상기 베리어 금속막 상에 콘택홀이 완전히 매립되지 않도록 하는 두께로 텅스텐막을 증착하는 단계; 상기 텅스텐막 상에 콘택홀이 완전히 매립될 정도의 두께로 티타늄질화막을 증착하는 단계; 상기 텅스텐막이 노출되도록, 상기 티타늄질화막을 에치백하는 단계; 상기 절연막이 노출되도록, 텅스텐막과 티타늄질화막 및 베리어 금속막을 에치백하여, 텅스텐막과 티타늄질화막으로 이루어진 콘택 플러그를 형성하는 단계를 포함하여 이루어지며, 상기 콘택 플러그를 형성하는 단계 후에 상기 결과물의 상부에 층간절연막을 형성하고, 상기 층간절연막을 국부적으로 식각하여 상기 콘택 플러그를 노출시키는 제2콘택홀을 형성하는 단계; 및 상기 층간절연막 상에 콘택 플러그와 콘택되는 금속배선을 형성하는 단계를 더 포함한다.

Description

반도체 소자의 금속배선 형성방법{Method for forming metal wiring semiconductor device}

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로서, 특히, 콘택 플러그의 표면에서 키-홀(key-hole)이 발생되는 것을 방지할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.

일반적으로, 반도체 기판과 배선 사이, 또는, 상·하층 배선 사이를 전기적으로 연결하기 위한 접속 통로로서 콘택홀을 형성하고 있으며, 이러한 콘택홀을 매립하기 위한 금속 배선의 재료로는 전도도가 높고, 경제성이 있는 알루미늄 금속막 및 그의 합금이 주로 이용되고 있다.

그러나, 콘택홀의 크기가 감소함에 따라, 일반적인 스퍼터링 방법으로는 콘택홀 내에 알루미늄 금속막을 완전히 매립시키지 못하기 때문에, 최근에는, 층덮힘 특성이 우수한 텅스텐막으로 콘택홀에 매립시켜, 콘택 플러그를 형성한 후에, 그 상부에 알루미늄 금속막으로 이루어진 금속배선을 형성시키는 방법이 수행되고 있다.

또한, 콘택 플러그의 형성시에는, 통상, 금속배선과의 콘택 마진을 고려하여 그 상단에 콘택 패드를 형성하였으나, 최근에는 고집적화 추세에 적용 가능하도록, 콘택 패드의 형성없이 콘택홀 내에만 콘택 플러그를 형성한다.

도 1a 내지 도 1c는 종래 기술에 따른 금속배선 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

우선, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 공지된 방법으로 하부 패턴들(도시안됨)을 형성하고, 이러한 하부 패턴들이 덮혀지도록, 상기 반도체 기판(1)의 전면 상에 절연막(2)을 형성한다. 그런다음, 공지된 식각 공정을 수행하여, 상기 절연막(2)에 반도체 기판(1)의 소정 부분을 노출시키는 제1콘택홀(3)을 형성하고, 이어서, 상기 결과물의 상부에 티타늄막으로 이루어진 베리어 금속막(4)을 증착한 후, 상기 베리어 금속막(4) 상에 제1콘택홀(3)이 완전히 매립될 정도의 두께로 텅스텐막(5)을 증착한다.

다음으로, 도 1b에 도시된 바와 같이, 절연막(2)이 노출될 때까지, 텅스텐막(5) 및 베리어 금속막(4)을 블랭킷 식각하여 콘택 플러그(5a)를 형성한다.

그리고나서, 도 1c에 도시된 바와 같이, 상기 결과물의 상부에 층간절연막(6)을 증착한 후, 상기 층간절연막(6)을 식각하여, 콘택 플러그(5a)를 노출시키는 제2콘택홀(7)을 형성하고, 상기 층간절연막(6) 상에 상기 제2콘택홀(7)을 통하여 콘택 플러그(5a)와 콘택되는 금속배선(8)을 형성한다.

그러나, 상기와 같은 방법으로 금속배선을 형성할 경우에는 다음과 같은 문제점이 발생된다.

먼저, 텅스텐 플러그를 형성하기 위하여, 텅스텐막과 베리어 금속막을 에치백하게 되면, 이 과정에서, 콘택홀의 중심부에 매립된 텅스텐막 부분은 그 이외의 부분 보다 상대적으로 밀도가 낮은 것에 기인하여, 식각 가스에 의해 함께 식각되고, 그 결과로, 도 1b에 도시된 바와 같이, 콘택 플러그(5a)의 표면에는 키-홀(key-hole : A)이 발생하게 된다. 그런데, 이러한 상태로 후속 공정을 진행할 경우에는, 키-홀(A) 내에 층간절연막, 즉, 산화막이 매립되기 때문에, 이렇게 매립된 산화막에 의해 콘택 플러그(5a)와 금속배선(8)간의 접촉 저항이 증대되어, 결과적으로, 금속배선의 신뢰성이 저하되는 문제점이 발생된다.

도 2는 콘택 플러그의 표면에 키-홀이 발생된 상태를 보여주는 사진으로서, 보여지는 바와 같이, 콘택 플러그(5a)의 표면에는 키-홀(A)이 발생되어 있고, 이러한 키-홀(A) 내에는 그 일부가 층간절연막(7), 즉, 산화막으로 매립되어 있다.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 콘택 플러그의 표면에 키-홀이 발생되는 것을 방지함으로써, 금속배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데, 그 목적이 있다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도.

도 2는 종래 문제점을 설명하기 위한 사진.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도.

(도면의 주요 부분에 대한 부호의 설명)

11 : 반도체 기판 12 : 절연막

13 : 제1콘택홀 14 : 베리어 금속막

15 : 텅스텐막 16 : 티타늄질화막

20 : 콘택 플러그 21 : 층간절연막

22 : 제2콘택홀 23 : 금속배선

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 금속배선 형성방법은, 하부 패턴이 구비된 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막을 국부적으로 식각하여, 상기 반도체 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 단계; 상기 결과물의 상부에 베리어 금속막을 증착하고, 상기 베리어 금속막 상에 콘택홀이 완전히 매립되지 않도록 하는 두께로 텅스텐막을 증착하는 단계; 상기 텅스텐막 상에 콘택홀이 완전히 매립될 정도의 두께로 티타늄질화막을 증착하는 단계; 상기 텅스텐막이 노출되도록, 상기 티타늄질화막을 에치백하는 단계; 상기 절연막이 노출되도록, 텅스텐막과 티타늄질화막 및 베리어 금속막을 에치백하여, 텅스텐막과 티타늄질화막으로 이루어진 콘택 플러그를 형성하는 단계를 포함하여 이루어지며, 상기 콘택 플러그를 형성하는 단계 후에는 상기 결과물의 상부에 층간절연막을 형성하고, 상기 층간절연막을 국부적으로 식각하여 상기 콘택 플러그를 노출시키는 제2콘택홀을 형성하는 단계; 및 상기 층간절연막 상에 콘택 플러그와 콘택되는 금속배선을 형성하는 단계를 더 포함한다.

본 발명에 따르면, 콘택홀 내부를 텅스텐막을 매립시킴과 더불어, 상대적으로 밀도가 낮은 콘택홀의 중심부를 티타늄질화막으로 매립시키기 때문에, 후 속의 에치백 공정시에 키-홀이 발생되는 것을 방지할 수 있으며, 이에 따라, 콘택 저항에 기인된 금속배선의 신뢰성 저하를 방지할 수 있다.

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 텅스텐 플러그 형성방법을 설명하기 위한 일련의 공정 단면도이다.

먼저, 도 3a에 도시된 바와 같이, 반도체 기판(11) 상에 트랜지스터와 같은 하부 패턴들(도시안됨)을 형성하고, 이러한 하부 패턴들이 덮혀지도록, 상기 반도체 기판(11)의 전면 상에 절연막(12)을 형성한다. 그런다음, 상기 절연막(12)을 국부적으로 식각하여, 상기 반도체 기판(11)의 소정 부분을 노출시키는 제1콘택홀(13)을 형성하고, 상기 결과물의 상부에 티타늄/타타늄질화막으로 이루어진 베리어 금속막(14)을 증착한다.

그 다음, 도 3b에 도시된 바와 같이, 베리어 금속막(14) 상에 텅스텐막(15)을 증착하되, 제1콘택홀(13)이 완전히 매립되지 않는 두께로 증착하고, 이어서, 상기 텅스텐막(15) 상에 상기 제1콘택홀(13)이 완전히 매립되는 두께로 매립 금속막, 예컨데, 티타늄질화막(16)을 증착한다. 예컨데, 콘택홀의 폭이 0.4∼0.5㎛인 경우에, 텅스텐막(15)을 증착한 후에 잔류되는 제1콘택홀(13)의 폭은 0.1∼0.2㎛ 정도가 되도록 하며, 아울러, 티타늄질화막(16)은 0.1∼0.2㎛ 정도의 폭을 갖는 제1콘택홀의 나머지 부분을 매립시킬 수 있을 정도의 두께로 증착한다.

여기서, 텅스텐막(15)의 증착시에, 상기 텅스텐막(15)을 제1콘택홀(13)을 완전히 매립시키지 않는 두께로 증착하는 것은 상대적으로 밀도가 낮은 제1콘택홀(13)의 중심부에 매립된 부분이 후속의 에치백 공정시에 식각되는 것을 방지하기 위함이며, 아울러, 티타늄질화막(16)은 제1콘택홀(13)을 매립시키게 되는 실질적인 매립 폭이 작기 때문에, 매립 밀도의 저하는 발생되지 않는다.

계속해서, 도 3c에 도시된 바와 같이, 텅스텐막(15)이 노출되도록, 티타늄질화막(16)을 에치백하고, 연이어서, 절연막(12)이 노출되도록, 텅스텐막(15) 및 베리어 금속막(14)과, 티타늄질화막(16)의 일부분을 동시에 에치백하여, 텅스텐막(15)과 티타늄질화막(16)으로 이루어진 콘택 플러그(20)를 형성한다. 여기서, 전술한 바와 같이, 티타늄질화막(16)은 매립 밀도의 차이가 거의 없는 것에 기인하여 상기한 에치백시에 식각되지 않으며, 이 결과로, 콘택 플러그(20)의 표면에서 키-홀은 발생되지 않는다.

이후, 도 3e에 도시된 바와 같이, 상기 결과물의 상부에 층간절연막(21)을 형성하고, 상기 층간절연막(21)을 국부적으로 식각하여 콘택 플러그(20)를 노출시키는 제2콘택홀(22)을 형성한 후, 상기 층간절연막(21) 상에 상기 제2콘택홀(22)을 통하여 콘택 플러그(20)와 콘택되는 금속배선(23)을 형성한다.

이상에서와 같이, 본 발명은 콘택 플러그의 중심부에 키-홀이 발생되는 것을 방지할 수 있기 때문에, 이러한 콘택 플러그와 금속배선간의 접촉 저항이 증가되는 것을 방지할 수 있으며, 이에 따라, 금속배선의 신뢰성을 향상시킬 수 있다.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (4)

1. 하부 패턴이 구비된 반도체 기판 상에 절연막을 형성하는 단계;

   상기 절연막을 국부적으로 식각하여, 상기 반도체 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 단계;

   상기 결과물의 상부에 베리어 금속막을 증착하고, 상기 베리어 금속막 상에 콘택홀이 완전히 매립되지 않도록 하는 두께로 텅스텐막을 증착하는 단계;

   상기 텅스텐막 상에 콘택홀이 완전히 매립될 정도의 두께로 매립 금속막을 증착하는 단계;

   상기 텅스텐막이 노출되도록, 상기 매립 금속막을 에치백하는 단계;

   상기 절연막이 노출되도록, 텅스텐막과 매립 금속막 및 베리어 금속막을 에치백하여, 상기 텅스텐막과 매립 금속막으로 이루어진 콘택 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
2. 제 1 항에 있어서, 상기 콘택홀의 폭이 0.4∼0.5㎛인 경우에, 상기 매립 금속막이 증착되는 콘택홀의 폭은 0.1∼0.2㎛가 되도록 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
3. 제 1 항에 있어서, 상기 매립 금속막은 티타늄질화막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
4. 제 1 항에 있어서, 상기 콘택 플러그를 형성하는 단계 후,

   상기 결과물의 상부에 층간절연막을 형성하고, 상기 층간절연막을 국부적으로 식각하여 상기 콘택 플러그를 노출시키는 제2콘택홀을 형성하는 단계; 및

   상기 층간절연막 상에 콘택 플러그와 콘택되는 금속배선을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.