KR20060077679A - ＭＩＭ(Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ)커패시터의 제조 방법 - Google Patents

Abstract

본 발명에 의한 MIM 커패시터의 제조방법은 하부 전극을 형성하는 단계, 하부 전극의 상부에 IMD 층을 증착하고 소정의 영역을 식각하여 하부 전극을 노출시키는 단계, 전체 표면의 상부에 접착층을 증착하는 단계, 접착층의 상부에 유전체층을 증착하는 단계, 유전체층의 상부에 금속층을 증착하는 단계 및 금속층을 평탄화하여 IMD 층을 노출시키는 단계를 포함한다.

MIM, 커패시터, 접착층, 유전체층, CMP

Description

ＭＩＭ(Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ) 커패시터의 제조 방법{Manufacturing Method of MIM Capacitor}

도1은 종래 기술에 의한 MIM 커패시터의 단면도,

도2 내지 도7은 본 발명의 일실시예에 따른 MIM 커패시터의 제조공정을 나타내는 도면.

도8은 본 발명의 제2 실시예에 따른 MIM 커패시터의 단면도.

본 발명은 반도체 소자의 일종인 커패시터에 관한 것으로서, 특히 비메모리 소자와 메모리 소자 모두에서 사용할 수 있는 MIM 커패시터에 관한 것이다.

MIM 커패시터는 아날로그 회로 및 RF 회로의 구성에 필수적이며 이동통신 및 위성 통신 장비에도 사용되고 있으며 최근 중요성이 부각되고 있는 MEMS 장비의 커패시터 회로 구성에도 응용이 가능하다.

종래의 DRAM에서는 정보 저장을 위해서 SIS(Polysilicon-Insulator-Polysilicon) 커패시터나 MIS(Metal-Insulator-Polysilicon) 커패시터가 사용되어왔다.

SIS 커패시터는 하부 전극과 상부 전극으로 폴리실리콘을 사용하고, 유전체로는 SiO2나 Si3N4를 사용하였다. 따라서 그 제조 공정에 고온 공정이 필요하였으며 이로 인하여 BEOL(Back-End-Of-Line) 공정에는 적용이 어려운 문제가 있었다.

MIS 커패시터는 하부 전극으로 폴리실리콘을 사용하고, 상부 전극으로 텅스텐을 사용하며, 유전체로는 SiO2나 Ta2O5를 사용하여 SIS 커패시터보다는 향상된 커패시터 특성을 얻을 수 있다. 그러나 MIS 커패시터의 경우도 SIS 커패시터와 마찬가지로 고온 공정이 필수적이어서 BEOL 공정에는 적용되지 않았다.

MIM 커패시터는 이러한 기존의 SIS 커패시터 및 MIS 커패시터를 대체하는 것으로서 높은 용량, 작은 누출 전류 밀도 등의 우수한 특성을 가질 뿐만 아니라 고주파에서 요구하는 특성 역시 충족시키는 장점이 있다.

도1은 종래 기술에 의한 MIM 커패시터의 구조를 나타내는 단면도이다.

커패시터의 하부 전극(10)은 알루미늄 배선으로서 두께는 5000 옹스트롬이하로 형성된다. 하부 전극(10)의 상부에는 유전체층(20)을 형성한다. 유전체층(20)은 SOG 또는 SiO2를 3000 ~ 4000 옹스트롬의 두께로 증착하여 형성한다. 유전체층(20)의 상부에는 알루미늄을 4000 옹스트롬 이하의 두께로 증착하여 상부 전극(30)을 형성한다. 유전체층(20)과 상부 전극(30)이 형성된 이후 마스킹 공정, 에칭 공정을 통해 도1과 같이 패턴을 형성한다. 패턴이 완성된 이후 IMD(Inter Metal Dielectric) 층(40)을 증착한다. IMD 층을 증착한 이후에는 단차를 제거하기 위하여 CMP를 수행하기도 한다. 최종적으로 IMD 층의 상부에 형성된 배선(50, 60)과 상부 전극(30) 및 하부 전극(10)을 각각 플러그(70, 80)로 연결하여 MIM 커패시터를 완성한다. MIM 커패시터는 하부 전극(10)과 상부 전극(30)을 위하여 알루미늄 대신에 텅스텐을 사용할 수도 있다. 이러한 MIM 커패시터는 SIS 커패시터, MIS 커패시터와는 달리 BEOL 공정을 적용하는 것이 가능하다.

그러나 도1과 같은 종래의 MIM 커패시터는 낮은 유전상수를 갖는 물질을 사용하여 두껍게 제작됨으로써 용량이 작고 열안정성이 떨어지는 문제가 있다. 또한 소자의 높이가 높아짐에 따라 후공정으로 CMP가 진행되는 경우 평탄화에 부담이 증가할 뿐만 아니라 금속 배선의 EM 및 SM 특성에 악영향을 미치는 문제가 있다.

본 발명은 이와 같은 종래 기술의 문제점을 해결하고자, 0.18㎛ 공정까지 활용되는 알루미늄 배선 구조에 고유전상수(ε~22)를 갖는 유전체인 Ta2O5와 CMP 공정을 적용하여 저전압에서 높은 용량과 낮은 누출 전류 밀도를 갖는 MIM 커패시터의 제조방법을 제공하는 것을 목적으로 한다.

또한 본 발명은 저온 증착 공정과 평탄화 공정을 적용하여 BEOL 공정에 적용이 가능한 MIM 커패시터의 제조방법을 제공하는 것을 목적으로 한다.

본 발명에 의한 MIM 커패시터의 제조방법은 하부 전극을 형성하는 단계, 하부 전극의 상부에 IMD 층을 증착하고 소정의 영역을 식각하여 하부 전극을 노출시키는 단계, 전체 표면의 상부에 접착층을 증착하는 단계, 접착층의 상부에 유전체층을 증착하는 단계, 유전체층의 상부에 금속층을 증착하는 단계 및 금속층을 평탄화하여 IMD 층을 노출시키는 단계를 포함한다.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

도2 내지 도7은 본 발명의 일실시예에 의한 MIM 커패시터의 제조방법을 나타내는 도면이다.

도2에 도시된 바와 같이 하부 전극(100)의 상부에 제1 IMD 층(200)을 적층한다. 이때 커패시터가 형성될 영역에서 제1 IMD 층(200)에 대하여 마스킹 공정과 에칭 공정을 수행하여 하부 전극(100) 내부의 TiN 박막층(120)이 개방되도록 한다.

본 실시예에서 하부 전극(100)은 알루미늄 박막층(110)과 TiN 박막층(120)이 순차적으로 적층된 구조를 갖는다. 실시예에 따라서는 하부 전극(100)으로 Ti/TiN/Al/TiN 또는 Ti/TiN/Al/Ti/TiN 구조를 사용할 수 있다. TiN 박막층(120)은 에칭 정지막으로 기능한다. 제1 IMD 층(200)은 7000 ~ 10000옹스트롬의 두께로 증착하는데, 제1 IMD 층(200)에 사용되는 물질로는 PE-TEOS, FSG, USG 등이 가능하다. 제1 IMD 층(200)이 개방되는 면적은 커패시터의 용량에 비례하므로 오픈되는 영역이 가능하면 넓도록 한다.

도2와 같이 커패시터가 형성될 영역이 오픈된 구조가 완성된 이후에 도3과 같이 접착층(300)을 증착한다. 접착층(300)은 TiN 단일층 구조 또는 Ti/TiN 이중층 구조로 구성될 수 있다. 이때 접착층(300)의 두께는 300 옹스트롬보다 작게 증착하며, 증착방식으로는 스퍼터링 방식이나 CVD 방식이 사용될 수 있다. 통상의 MIM 커패시터는 하부 전극이 넓고 위로 올라가면서 면적이 좁아지는 구조를 가짐에 반하여, 본 발명에서는 접착층(300)을 증착함으로써 하부 전극(100)의 영향을 받지 않는 장점이 있다.

접착층(300) 적층 공정은 생략할 수 있으나, 이 경우 이전에 수랩된 에칭 공정(RIE: Reactive Ion Etching)으로 인하여 TiN 박막층(120)에 형성될 수 있는 전류트랩 때문에 커패시터의 특성이 열화될 가능성이 있다. 따라서 이러한 특성 열화를 최소화하기 위해서는 접착층(300)을 적층한 이후에 다음 공정을 진행하는 것이 바람직하다.

도3과 같이 접착층(300)이 형성된 이후에 도4와 같이 접착층(300)의 상부에 유전체층(400)을 증착한다. 유전체층(400)은 고유전물질인 Ta2O5를 사용하는 것이 바람직하다. 유전체층(400)의 두께는 커패시터의 용량을 최대화하기 위하여 가능하면 얇게 형성하는 것이 바람직하다. 본 실시예에서는 스퍼터링 방식이나 CVD 방식을 사용하여 20 ~ 200 옹스트롬으로 형성한다.

도4와 같이 유전체층(400)을 형성한 이후에 도5와 같이 유전체층(400)의 상부에 상부 전극(500)을 적층한다. 상부 전극(500)은 텅스텐 재질로 형성하는데 이어서 수행하는 CMP 공정에 대비하여 CVD 방식으로 4000 옹스트롬 이상 두껍게 증착한다.

도5와 같이 상부 전극(500)을 적층한 이후에는 도6과 같이 CMP 공정을 진행하여 제1 IMD 층(200)이 노출되도록 한다. 이때 CMP 공정은 노출된 제2 IMD 층(200)의 두께는 2000 ~ 4000 옹스트롬이 될 때까지 진행한다. 유전체층(400)에 인접한 상부 전극(500)은 MIM 커패시터의 상부 전극이 된다.

도6과 같이 CMP 공정이 완료되면 도7과 같이 상부 전극(500) 및 하부 전극(100)을 각각 콘택 플러그(810, 820)를 경유하여 배선부(710, 720)와 연결되도록 한다.

이를 위하여 도6의 상태에서 제2 IMD 층(600)을 5000 ~ 10000 옹스트롬의 두께로 증착하고, 상부 전극(500) 및 하부 전극(100)과 각각 연결되는 콘택 플러그(810, 820)를 형성한다. 콘택 플러그(810, 820)는 종래의 다양한 방법을 이용하여 형성할 수 있다. 콘택 플러그(810, 820)를 형성한 후에는 콘택 플러그와 도전되는 배선부(710, 720)를 형성한다.

이상과 같이 본 발명의 제1 실시예는 커패시터의 하부 전극으로서 기존의 알루미늄 배선을 RIE 공정으로 패턴을 형성한 후 MIM 커패시터를 형성하는 방법에 관한 것이다.

도8에 도시된 본 발명의 제2 실시예는 제1 실시예와는 달리 커패시터의 하부 전극으로서 알루미늄이 아닌 다른 물질을 사용하는 경우에 관한 것이다. 도8은 텅스텐 다마신(damascene) 방식으로 형성된 금속 배선을 하부 전극(300)으로 사용하는 것으로서 이러한 실시예에 있어서도 본 발명에 따른 MIM 커패시터의 제조가 가능하다.

다마신 공정은 이미 종래의 기술에 해당한다. 도8에 도시된 실시예에서 하부 전극(300)을 형성하기 위한 텅스텐 다마신 공정은 제1 IMD 층(100)에서 전극이 형성될 영역을 식각하는 단계, 제1 IMD 층(100)의 전면에 차단층(200)을 적층하는 단계, 차단층(200)의 상부에 제1 텅스텐층(300)을 적층하는 단계, 제1 텅스텐층(300) 상부를 평탄화하여 제1 IMD 층(100)을 노출시키는 단계로 진행된다. 이로써 제1 IMD 층(100)으로 둘러싸인 제1 텅스텐층(300)이 형성된다. 차단층(200)은 제1 텅스 텐층(300)이 제1 IMD층(100)으로 침투하여 특성이 열화되는 것을 방지한다. 차단층(200)으로서는 TiN을 사용한다. 본 실시예에서 최종적으로 형성된 제1 텅스텐층(300)의 두께는 500 ~ 5000 옹스트롬이 바람직하다.

이상과 같이 텅스텐 다마신 공정을 통하여 하부 전극(300)이 완성된 후에는 상부 전극을 형성하기 위한 공정이 진행되는데 이는 도2 내지 도7에 개시된 바와 유사하다.

우선 이미 형성된 하부 전극(300)의 상부에 제2 IMD 층(400)을 적층한다. 제2 IMD 층(400)은 PE-TEOS, FSG, USG 등의 물질로 구성될 수 있으며 그 두께는 2000~7000 옹스트롬이 바람직하다.

제2 IMD 층(400)을 적층한 후 제1 텅스텐층(300)의 상부에 제1 텅스텐층(300)의 피치보다 작은 피치를 갖는 영역이 오픈되어 제1 텅스텐층(300)이 노출되도록 제2 IMD 층(400)에 마스크를 형성하고 RIE 에칭공정을 진행한다.

에칭된 제2 IMD 층(400)의 상부에 접착층(500)과 유전체층(600)을 순차적으로 적층한다. 접착층(500)으로 TiN 또는 Ti/TiN 박막이 사용될 수 있는데 그 두께는 100 ~ 300 옹스트롬이 바람직하다. 유전체층(600)으로는 Ta2O5가 사용될 수 있으며 증착 두께는 20 ~ 200 옹스트롬이 바람직하다.

유전체층(600)의 상부에 제2 텅스텐층(700)을 적층하되 제2 텅스텐층(700)의 두께는 2000 ~ 7000 옹스트롬이 바람직하다.

제2 텅스텐층(700)을 적층한 이후에는 CMP를 진행하여 제2 IMD 층(400)이 노출되도록 한다. 평탄화가 종료된 이후 제2 텅스텐 층(700)의 두께는 2000 ~ 4000 옹스트롬이 바람직하다.

평탄화가 종료되고 남은 제2 텅스텐층(700)은 MIM 커패시터의 상부 전극이 된다.

본 발명의 MIM 커패시터는 고유전율을 갖는 유전체를 사용하고 유전체층의 두께를 얇게 형성할 수 있어 하부 금속에 관계없이 용량이 크고 누출 전류 밀도가 작아지는 효과가 있다. 또한 본 발명은 하부 전극이 알루미늄인 경우에도 적용이 가능하여 0.18㎛와 같은 미세 공정에도 적용이 가능하고, 상부 전극을 생성함에 있어서 CMP 공정을 사용함으로써 하부 전극의 두께로 인하여 커패시터의 높이가 높아지는 것을 저감시켜 MIM 커패시터를 생성한 이후 다시 산화막 CMP를 적용할 필요가 없어 공정이 단순해지는 효과가 있으며, RIE 공정이 줄어들어 플라스마에 의한 손상이 최소화되는 효과가 있다.

Claims (9)

1. 하부 전극을 형성하는 단계;

   상기 하부 전극의 상부에 IMD 층을 증착하고 소정의 영역을 식각하여 상기 하부 전극을 노출시키는 단계;

   전체 표면 상부에 접착층을 증착하는 단계;

   상기 접착층의 상부에 유전체층을 증착하는 단계;

   상기 유전체층의 상부에 금속층을 증착하는 단계; 및

   상기 금속층을 평탄화하여 상기 IMD 층을 노출시키는 단계

   를 포함하는 MIM 커패시터의 제조방법.
2. 제1항에 있어서, 상기 하부 전극을 형성하는 단계는

   알루미늄 배선의 상부에 Ti/TiN 및 TiN을 포함하는 군으로부터 선택된 물질을 100 ~ 1000 옹스트롬의 두께로 증착하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
3. 제1항에 있어서, 상기 IMD 층을 증착하는 단계는 PE-TEOS, FSG 및 USG를 포함하는 군으로부터 선택된 물질을 7000 ~ 10000 옹스트롬의 두께로 증착하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
4. 제1항에 있어서, 상기 접착층을 증착하는 단계는 Ti/TiN 및 TiN을 포함하는 군으로부터 선택된 물질을 100 ~ 300 옹스트롬의 두께로 증착하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
5. 제1항에 있어서, 상기 유전체층을 증착하는 단계는 Ta2O5를 20 ~ 200 옹스트롬의 두께로 증착하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
6. 제1항에 있어서, 상기 금속층을 증착하는 단계는 텅스텐을 4000 ~ 7000 옹스트롬의 두께로 증착하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
7. 제1항에 있어서, 상기 금속층을 평탄화하는 단계는 상기 노출된 IMD 층의 두께가 2000 ~ 4000 옹스트롬이 되도록 평탄화하는 것을 특징으로 하는 MIM 커패시터의 제조방법.
8. 제1항에 있어서, 상기 하부 전극은 텅스텐 다마신(damascene) 방식으로 형성되는 것을 특징으로 하는 MIM 커패시터의 제조방법.
9. 제8항에 있어서, 상기 IMD 층에서 식각되는 상기 소정의 영역의 피치는 상기 하부 전극의 텅스텐 전극의 피치보다 작도록 식각되는 것을 특징으로 하는 MIM 커패시터의 제조방법.

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