JP2009266918A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

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Abstract

【課題】 高さの異なる複数の配線層に対して同一工程によってビア孔を形成することができる。
【解決手段】 第１絶縁膜上に配線層を形成する工程と、第１絶縁膜の上方に第２絶縁膜を形成する工程と、下部電極と上部電極間に誘電体膜を有し、上部電極に対して下部電極及び誘電体膜が延在する容量素子の下部電極を第２絶縁膜上に形成する工程と、上部電極上及び誘電体膜上に第１膜を形成する工程と、第２絶縁膜上及び第１膜上に、第２絶縁膜及び第１膜よりもエッチング耐性が低い第３絶縁膜を形成する工程と、第３絶縁膜をエッチングして、配線層上の第２絶縁膜を露出する第１開口部、上部電極上の第１膜を露出する第２開口部、及び誘電体膜上の第１膜を露出する第３開口部を形成する工程と、第１開口部の下方にある配線層、第２開口部の下方にある上部電極、及び第３開口部の下方にある下部電極が露出するようにエッチングする工程と、を含む。
【選択図】図２

Description

本発明は、容量素子を有する半導体装置の製造方法及び半導体装置に関する。
近年、携帯電話等の可搬通信媒体の高性能化及び小型化に伴い、それらの通信機器用の半導体集積回路に用いられる静電容量素子には大容量化、高性能化が求められている。このような静電容量素子には、一般的に、第１導体膜からなる下部電極、第２導体膜からなる上部電極、下部電極及び上部電極に挟まれてなる誘電体膜によって形成される静電容量素子が用いられている。その中でも各電極に金属を用いるＭｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ容量素子（ＭＩＭ容量素子）は、寄生容量及び寄生抵抗が小さく、容量素子の高性能化を実現することができる。
このようなＭＩＭ容量素子を有する半導体装置の一例として、下部電極よりも面積が小さい上部電極を有し、該上部電極の上面及び側壁上に絶縁体を積層形成して誘電体膜の絶縁性を確保する技術が開示されている（例えば特許文献１）。
このようなＭＩＭ容量素子を有する半導体装置において、ＭＩＭ容量素子の上部電極及び下部電極にビア孔を開口する際、ビア孔の開口工程は個別に実施されている。しかしながら、このような開口工程は、複数のマスク形成工程が必要となるため、製造工程が多くなってしまう。製造工程を減らすためには、上部電極及び下部電極にビア孔を同一工程によって形成する開口工程を実施することが望ましい。しかしながら、このような開口工程を実施すると、各電極の高さが異なるために上部電極がオーバーエッチングされ、誘電体膜が損傷する問題が発生する。
特開２００５−７９５１３号公報
本発明の目的は、高さの異なる複数の配線層に対して同一工程によってビア孔を形成することができる半導体装置の製造方法及び半導体装置を提供することである。
本発明の課題を解決するための第１の側面として、本発明に係る半導体装置の製造方法は、第１絶縁膜上に配線層を形成する工程と、前記第１絶縁膜の上方に第２絶縁膜を形成する工程と、下部電極と上部電極間に誘電体膜を有し、該上部電極に対して該下部電極及び該誘電体膜が延在する容量素子の該下部電極を前記第２絶縁膜上に形成する工程と、前記上部電極上及び前記誘電体膜上に第１膜を形成する工程と、前記第２絶縁膜上及び前記第１膜上に、前記第２絶縁膜及び前記第１膜よりもエッチング耐性が低い第３絶縁膜を形成する工程と、前記第３絶縁膜をエッチングして、前記配線層上の前記第２絶縁膜を露出する第１開口部、前記上部電極上の前記第１膜を露出する第２開口部、及び前記誘電体膜上の前記第１膜を露出する第３開口部を形成する工程と、前記第１開口部の下方にある前記配線層、前記第２開口部の下方にある前記上部電極、及び前記第３開口部の下方にある前記下部電極が露出するようにエッチングする工程と、を含むことを特徴とする。
本発明の課題を解決するための第２の側面として、本発明に係る半導体装置は、第１絶縁膜及び前記第１絶縁膜上に形成された配線層と、前記第１絶縁膜の上方に形成された第２絶縁膜と、下部電極と上部電極間に誘電体膜を有し、該上部電極に対して該下部電極及び該誘電体膜が延在し、且つ該下部電極が前記第２絶縁膜上に形成された容量素子と、前記上部電極上及び前記下部電極上に形成された第１膜と、前記第２絶縁膜上及び前記第１膜上に形成され、前記第１膜よりもエッチング耐性が低い第３絶縁膜と、前記配線層に接続する第１コンタクトビアと、前記上部電極に接続する第２コンタクトビアと、前記下部電極に接続する第３コンタクトビアと、を備えることを特徴とする。
本発明によれば、配線層、容量素子の上部電極及び下部電極の上面を絶縁体からなるエッチングストッパ膜で覆うため、高さの異なる複数の配線層、即ち配線層、上部電極及び下部電極へのビア孔を同じ工程によって開口する際に過剰なエッチングが発生しない。従って、配線層、上部電極及び下部電極へのビア孔を同一工程によって形成することができる。
以下、本実施例の第１実施例、第２実施例、第３実施例及び第４実施例について説明する。ただし、本発明は各実施例に限定されるものではない。
（第１実施例）
第１実施例において、図１から図２までの図は、Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ容量素子（ＭＩＭ容量素子）２０ａを有する半導体装置５０ａの構造及び半導体装置５０ａの製造方法を詳細に説明するものである。
第１実施例の半導体装置５０ａにおいて、ＭＩＭ容量素子２０ａにおける下部電極５ｂの材料を配線層２とは異なるものを用いることができる。また、下部電極５ｂ及び配線層２が異なる深さに存在するため、ＭＩＭ容量素子２０ａの直下にも配線を形成が可能となり、設計自由度が高い半導体装置５０ａを提供することができる。
まず、図２Ｂを参照にして、第１実施例における半導体装置５０ａの構造を説明する。
半導体装置５０ａは、基板部３０上にＭＩＭ容量素子２０ａを備える。基板部３０及びＭＩＭ容量素子２０ａを覆うように、層間絶縁膜９が形成されている。
基板部３０は、下層層間絶縁膜１、配線層２、拡散防止膜３及びＳｉＯ２膜４を備える。下層層間絶縁膜１は、例えばＳｉＯ２からなる。配線層２は、下層層間絶縁膜１上に形成されている。拡散防止膜３は、下層層間絶縁膜１及び配線層２上に形成されている。ＳｉＯ２膜４は、拡散防止膜３上に形成されている。
ＭＩＭ容量素子２０ａは、上部電極７ｂ、誘電体膜６ｂ及び下部電極５ｂを備える。上部電極７ｂに対して、下部電極５ｂ及び誘電体膜６ｂが延在する。なお、上部電極７ｂ及び誘電体膜６ｂを覆うように、第１エッチングストッパ膜８ｂが形成されている。
ビア孔１１ａは、ＭＩＭ容量素子２０ａの上部電極７ｂに対して電気的に接続するように、層間絶縁膜９及び第１エッチングストッパ膜８ｂを開口して形成されている。ビア孔１１ｂは、ＭＩＭ容量素子２０ａの下部電極５ｂに対して電気的に接続するように、層間絶縁膜９、第１エッチングストッパ膜８ｂ、及び誘電体膜６ｂを開口して形成されている。ビア孔１１ｃは、基板部３０の配線層２に対して電気的に接続するように、層間絶縁膜９、ＳｉＯ２膜４及び拡散防止膜３を開口して形成されている。ビア配線１２ａは、ビア孔１１ａに導電体を埋め込んで形成されている。ビア配線１２ｂは、ビア孔１１ｂに導電体を埋め込んで形成されている。ビア配線１２ｃは、ビア孔１１ｃに導電体を埋め込んで形成されている。なお、配線層２はＭＩＭ容量素子２０ａの下面に渡って形成されている。上部電極７ｂ、下部電極５ｂ及び配線層２は、異なる深さで形成されている。なお、ビア配線１２ａとビア孔１１ａ、ビア配線１２ｂとビア孔１１ｂ、及びビア配線１２ｃとビア孔１２ｃとをそれぞれ合わせて第１コンタクトビア、第２コンタクトビア及び第３コンタクトビアという。
次いで、図１及び図２を参照にして、第１実施例における半導体装置５０ａの製造方法を説明する。
図１Ａに示すように、下層層間絶縁膜１上に形成されている配線層２上に、例えば厚さ７０ｎｍのＳｉＣからなる拡散防止膜３が、例えばスパッタ法により堆積される。配線層２は、例えば銅から形成されている。次いで、拡散防止膜３上に、例えば厚さ１００ｎｍのＳｉＯ２膜４が、例えばスパッタ法により堆積される。次いで、ＳｉＯ２膜４上に、ＴｉＮからなる例えば厚さ１５０ｎｍの第１導電体膜５ａが、例えばスパッタ法により堆積される。次いで、第１導電体膜５ａ上に、ＳｉＯ２からなる例えば厚さ４０ｎｍの誘電体膜６ａが、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積される。次いで、第１導電体膜５ａ上に、ＴｉＮからなる例えば厚さ１００ｎｍの第２導電体膜７０が、例えばスパッタ法により堆積される。
図１Ｂに示すように、リソグラフィー工程及びエッチング工程により第２導電体膜７ａをパターニングし、上部電極７ｂを形成する。このとき、上部電極７ｂに対して、下部電極５ａ及び誘電体膜６ａが延在するように形成する。
図１Ｃに示すように、上部電極７ｂ及び誘電体膜６ａを覆うように、ＣＶＤ法によりＳｉＣからなる第１エッチングストッパ膜８ａを例えば７０ｎｍ成膜する。
図１Ｄに示すように、リソグラフィー工程及びエッチング工程により第１エッチングストッパ膜８ａ、及び誘電体膜６ａを加工し、下部電極５ｂを形成する。
図２Ａに示すように、ＳｉＯ２膜４、下部電極５ｂ、誘電体膜６ｂ、第１エッチングストッパ膜８ｂを覆うように、シラン系ガスによるプラズマＳｉＯ２膜を層間絶縁膜９として例えば６５０ｎｍ成膜する。層間絶縁膜９は、例えば、ＣＶＤ法により、シラン系ガス（ＳｉＨ２Ｃｌ２、ＳｉＨ４、Ｓｉ２Ｈ４、Ｓｉ２Ｈ６等）を用いて堆積される。
図２Ｂに示すように、リソグラフィー工程及びエッチング工程により層間絶縁膜９中に上部電極７ｂ、下部電極５ｂ、配線層２へのビア孔１０ａ、ビア孔１０ｂ、及びビア孔１０ｃを同一工程によって開口する。この層間絶縁膜９及びＳｉＯ２膜４のエッチングは、例えば、フッ素系ガスであるＣ４Ｆ６を含有するＣ４Ｆ６／Ａｒ／Ｏ２ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により行う。このときのチャンバ温度は例えば室温、ガス流量は例えばＣ４Ｆ６が１０〜３０ｓｃｃｍ、Ａｒが１００〜３００ｓｃｃｍ、Ｏ2が５〜１５ｓｃｃｍである。
なお、第１エッチングストッパ膜８ｂ、誘電体膜６ｂ及び拡散防止膜３に対して層間絶縁膜９のエッチングレートが高くなるようにガスの流量及び圧力条件を調節する。具体的には、第１エッチングストッパ膜８ｂ、誘電体膜６ｂ及び拡散防止膜３は、層間絶縁膜９をエッチングする条件において層間絶縁膜９に対するエッチングレートが０．１倍以下となるようにガスの流量及び圧力条件を調節する。そのような調整によって、上部電極７ｂ及び下部電極５ｂでのオーバーエッチングを防止することができる。
図２Ｃに示すように、それぞれのビア孔１０ａ、ビア孔１０ｂ、及びビア孔１０ｃの底部に存在する第１エッチングストッパ膜８ｂ、誘電体膜６ｂ及び拡散防止膜３を除去する。各膜のエッチングは、例えばフッ素系ガスであるＣＨ２Ｆ２を含有するＣＨ２Ｆ２／Ｎ２／Ｏ２ガスを用いたＲＩＥ法により行う。このときのチャンバ温度は例えば室温、ガス流量は例えばＣＨ２Ｆ２が１０〜３５ｓｃｃｍ、Ｎ２が５０〜１００ｓｃｃｍ、Ｏ2が１５〜４０ｓｃｃｍである。このようにして、ビア孔１１ａ、ビア孔１１ｂ、及びビア孔１１ｃが形成される。
図２Ｄに示すように、最後にＣＶＤ処理によりビア孔１１ａ、ビア孔１１ｂ、及びビア孔１１ｃに、例えばＷ（タングステン）を埋め込み、ビア配線１２ａ、ビア配線１２ｂ、及びビア配線１２ｃを形成する。なお、バリアメタル成膜工程は図中においては省略している。このようにして、ＭＩＭ容量素子２０ａを有する半導体装置５０ａが形成される。
本実施例のようにＭＩＭ容量素子２０ａを有する半導体装置５０ａを形成すれば、下部電極５ｂの材料を配線層２とは異なるものを用いることができる。このとき、上部電極７ｂ、下部電極５ｂ及び配線層２へのビア孔を同一工程によって形成する場合において、第１エッチングストッパ膜８ｂがＭＩＭ容量全体を覆っているため、オーバーエッチングによる各電極の破壊やコンタクト不良の発生を防止することが可能となる。また、この場合下部電極５ｂと配線層２が異なる深さに存在することになるので、ＭＩＭ容量素子２０ａ直下にも配線の形成が可能となり、設計自由度を高くすることができる。
（第２実施例）
第２実施例において、図３から図５までの図は、ＭＩＭ容量素子２０ｂを有する半導体装置５０ｂの構造及び半導体装置５０ｂの製造方法を詳細に説明するものである。なお、第２実施例において、第１実施例で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
第２実施例における半導体装置５０ｂは、第１エッチングストッパ膜８ｄ及び誘電体膜６ｂの材料にＳｉＮ（シリコン窒化膜）を用いている。このような構成にすれば、上部電極７ｂのパターニング処理を行う過程で生じる上部電極端部７ｂの下面に存在する誘電体膜６ｃの溝状の損傷が、誘電体膜６ｃと同じ材料から形成される第１エッチングストッパ膜８ｄによって埋められる。即ち、誘電体膜６ｃの損傷が修復される。これにより、ＭＩＭ容量素子２０ｂの耐圧性の低下、及び製造ロット毎におけるＭＩＭ容量素子２０ｂの容量のばらつきを抑制することが可能となる。
まず、図５Ｃを参照にして、第２実施例における半導体装置５０ｂの構造を説明する。
半導体装置５０ｂは、基板部３０上にＭＩＭ容量素子２０ｂを備える。基板部３０及びＭＩＭ容量素子２０ｂを覆うように、層間絶縁膜９が形成されている。
ＭＩＭ容量素子２０ｂは、上部電極７ｂ、誘電体膜６ｄ及び下部電極５ｂを備える。上部電極７ｂに対して、下部電極５ｂ及び誘電体膜６ｄが延在する。なお、上部電極７ｂ及び誘電体膜６ｄを覆うように、第１エッチングストッパ膜８ｄが形成されている。
ビア孔１１ａは、ＭＩＭ容量素子２０ｂの上部電極７ｂに対して電気的に接続するように、層間絶縁膜９及び第１エッチングストッパ膜８ｄを開口して形成されている。ビア孔１１ｂは、ＭＩＭ容量素子２０ｂの下部電極５ｂに対して電気的に接続するように、層間絶縁膜９、第１エッチングストッパ膜８ｄ、及び誘電体膜６ｄを開口して形成されている。ビア孔１１ｃは、基板部３０の配線層２に対して電気的に接続するように、層間絶縁膜９、ＳｉＯ２膜４及び拡散防止膜３を開口して形成されている。ビア配線１２ａは、ビア孔１１ａに導電体を埋め込んで形成されている。ビア配線１２ｂは、ビア孔１１ｂに導電体を埋め込んで形成されている。ビア配線１２ｃは、ビア孔１１ｃに導電体を埋め込んで形成されている。なお、配線層２はＭＩＭ容量素子２０ｂの下面に渡って形成されている。上部電極７ｂ、下部電極５ｂ及び配線層２は、異なる深さで形成されている。なお、ビア配線１２ａとビア孔１１ａ、ビア配線１２ｂとビア孔１１ｂ、及びビア配線１２ｃとビア孔１２ｃとをそれぞれ合わせてコンタクトビアという。
次いで、図３〜図５を参照にして、第２実施例における半導体装置５０ｂの製造方法を説明する。
図３Ａに示すように、図１Ａと同様に、下層層間絶縁膜１上に形成されている配線層２上に、拡散防止膜３が堆積される。次いで、図１Ａと同様に、拡散防止膜３上に、ＳｉＯ２膜４が堆積される。次いで、図１Ａと同様に、ＳｉＯ２膜４上に、第１導電体膜５ａが堆積される。次いで、第１導電体膜５ａ上に、ＳｉＮからなる例えば厚さ４０ｎｍの誘電体膜６ｃが、ＣＶＤ法により堆積される。次いで、誘電体膜６ｃ上に、ＴｉＮからなる例えば厚さ１００ｎｍの第２導電体膜７ａが、例えばスパッタ法により堆積される。
図３Ｂに示すように、リソグラフィー工程及びエッチング工程により第２導電体膜７ａをパターニングし、上部電極７ｂを形成する。このとき、上部電極７ｂに対して、下部電極５ａ及び誘電体膜６ｃが延在するように形成する。
図３Ｃは、図３Ｂにおいて、上部電極７ｂの下端部と第２導電体膜７ａとの接触部Ａを拡大した図を示す。図３Ｃに示すように、第２導電体膜７ａのパターニング工程において、上部電極７ｂの下端部に存在する誘電体膜６ｃに、溝状の損傷が発生していることがわかる。このような溝状の損傷によって、後述するＭＩＭ容量素子２０ｂの耐圧性の低下や、及び製造ロット毎におけるＭＩＭ容量素子２０ｂの容量のばらつきが発生する。
図４Ａに示すように、上部電極７ｂ及び誘電体膜６ｃを覆うように、ＣＶＤ法によりＳｉＮからなる第１エッチングストッパ膜８ｃを例えば７０ｎｍの厚みで堆積させる。図４Ｂは、図４Ａにおいて、上部電極７ｂの下端部と誘電体膜６ｃとの接触部Ａを拡大した図を示す。図４Ｂに示すように、上部電極７ｂのパターニング処理を行う過程で生じる上部電極７ｂの下端面に存在する誘電体膜６ｃの溝状の損傷を、誘電体膜６２と同じ材料から形成される第１エッチングストッパ膜８ｃによって埋めることができる。そのため、誘電体膜６ｃの損傷を修復することできる。そのため、後述するＭＩＭ容量素子２０ｂの耐圧性の低下、及び製造ロット毎におけるＭＩＭ容量素子２０ｂの容量のばらつきを抑制することが可能となる。
図４Ｃに示すように、リソグラフィー工程及びエッチング工程により第１エッチングストッパ膜８ｄ、誘電体膜６ｃ及び第１導電体膜５ａを加工する。この工程により、第１エッチングストッパ膜８ｄ、誘電体膜６ｄ及び下部電極５ｂが形成される。その結果、上部電極７ｂ、誘電体膜６ｄ及び下部電極５ｂからなるＭＩＭ容量素子２０ｂが形成される。
図４Ｄに示すように、図２Ａと同様に、ＳｉＯ２膜４、下部電極５ｂ、誘電体膜６ｄ、第１エッチングストッパ膜８ｄを覆うように、シラン系ガスによるプラズマＣＶＤ法により成膜されたＳｉＯ２膜を、層間絶縁膜９として例えば６５０ｎｍ成膜する。
図５Ａに示すように、リソグラフィー工程及びエッチング工程により層間絶縁膜９及びＳｉＯ２膜４中に上部電極７ｂ、下部電極５ｂ、配線層２へのビア孔１０ａ、ビア孔１０１０ｂ、及びビア孔１０ｃを同一工程によって開口する。この層間絶縁膜９及びＳｉＯ２膜４のエッチングは、例えば、フッ素系ガスであるＣ４Ｆ６を含有するＣ４Ｆ６／Ａｒ／Ｏ２ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により行う。このときのチャンバ温度は例えば室温、ガス流量は例えばＣ４Ｆ６が１０〜３０ｓｃｃｍ、Ａｒが１００〜３００ｓｃｃｍ、Ｏ2が５〜１５ｓｃｃｍである。
なお、第１エッチングストッパ膜８ｄ、誘電体膜６ｄ及び拡散防止膜３に対して層間絶縁膜９のエッチングレートが高くなるようにガスの流量及び圧力条件を調節する。具体的には、第１エッチングストッパ膜８ｄ、誘電体膜６ｄ及び拡散防止膜３は、層間絶縁膜９をエッチングする条件において層間絶縁膜９に対するエッチングレートが０．１倍以下となるようにガスの流量及び圧力条件を調節する。このエッチング条件は、上部電極７ｂ及び下部電極５ｂでのオーバーエッチングを防止する。
図５Ｂに示すように、ビア孔１０ａ、ビア孔１０ｂ、及びビア孔１０ｃの底部に存在する第１エッチングストッパ膜８ｄ、誘電体膜６ｄ及び拡散防止膜３が除去される。各膜のエッチングは、例えばフッ素系ガスであるＣＨ２Ｆ２を含有するＣＨ２Ｆ２／Ｎ２／Ｏ２ガスを用いたＲＩＥ法により行う。このときのチャンバ温度は例えば室温、ガス流量は例えばＣＨ２Ｆ２が１０〜３５ｓｃｃｍ、Ｎ２が５０〜１００ｓｃｃｍ、Ｏ2が１５〜４０ｓｃｃｍである。このようにして、ビア孔１１ａ、ビア孔１１ｂ、及びビア孔１１ｃが形成される。
図５Ｃに示すように、図２Ｄと同様に、最後にＣＶＤ処理によりビア孔に例えばＷを埋め込み、ビア配線１２ａ、ビア配線１２ｂ、及びビア配線１２ｃを形成する。なお、バリアメタル成膜工程は図中においては省略している。このようにして、ＭＩＭ容量素子２０ｂを有する半導体装置５０ｂが形成される。
図６は、ＭＩＭ容量素子２０ｂを有する半導体装置５０ｂにおけるＭＩＭ容量素子２０ｂの絶縁破壊に関するワイブルプロットを示す図である。図６におけるワイブルプロットとは、半導体装置５０ｂにおけるＭＩＭ容量素子２０ｂが絶縁破壊する累積確率の分布を示す図である。縦軸はＭＩＭ容量素子２０ｂにおいて誘電体膜６ｄが絶縁破壊を起こす累積確率を示す。横軸は、ＭＩＭ容量素子２０ｂにおいて絶縁膜６３が絶縁破壊を起こすまでの時間（ｈ）を示す。破線で示すデータは、上部電極７ｂの側壁に第１エッチングストッパ膜８ｄが形成されていないＭＩＭ容量素子を有する半導体装置において、上部電極７ｂ及び下部電極５ｂの間に電圧２０Ｖを印加したときのＭＩＭ容量素子２０ｂが絶縁破壊を起こすまでの時間と、絶縁破壊が起きた累積確率の分布を示す。実線で示すデータは、上部電極７ｂの側壁に第１エッチングストッパ膜８ｄが形成されているＭＩＭ容量素子２０ｂを有する半導体装置５０ｂにおいて、上部電極７ｂ及び下部電極５ｂの間に電圧２０Ｖを印加したときのＭＩＭ容量素子２０ｂが絶縁破壊を起こすまでの時間と、絶縁破壊が起きた累積確率の分布を示す。
図６に示すように、上部電極７ｂの側壁に第１エッチングストッパ膜８ｄが形成されていないＭＩＭ容量素子を有する半導体装置は、経時的に絶縁破壊が発生する割合が増加していることがわかる。一方、第２実施例において、上部電極７ｂの側壁に第１エッチングストッパ膜８ｄが形成されているＭＩＭ容量素子２０ｂを有する半導体装置５０ｂは、不良分布が全体的に長寿命側にシフトしている上に、０．５×１０−２（ｈ）以降でグラフの傾きが大きくなっている。このことから、上部電極７ｂの側壁に形成した第１エッチングストッパ膜８ｄは、ＭＩＭ容量素子２０ｂの耐圧性の低下、及び製造ロット毎におけるＭＩＭ容量素子２０ｂの容量のばらつきを抑制することが可能となる。
本実施例のようにＭＩＭ容量２０ｂを有する半導体装置５０ｂを形成すれば、第１エッチングストッパ膜８ｄ及び誘電体膜６ｄの材料にＳｉＮ（シリコン窒化膜）を用いている。このような構成にすれば、上部電極７ｂのパターニング処理を行う過程で生じる上部電極端部７ｂの下面に存在する誘電体膜６２の溝状の損傷は、誘電体膜６２と同じ材料から形成される第１エッチングストッパ膜８ｄによって埋めることができる。そのため、誘電体膜６ｄの損傷を修復することできる。そのため、ＭＩＭ容量素子２０ｂの耐圧性の低下、及び製造ロット毎におけるＭＩＭ容量素子２０ｂの容量のばらつきを抑制する。
（第３実施例）
第３実施例において、図７から図８までの図は、ＭＩＭ容量素子２０ｃを有する半導体装置５０ｃの構造及び半導体装置５０ｃの製造方法を詳細に説明するものである。なお、第３実施例において、第１実施例及び第２実施例で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
第３の実施例における半導体装置５０ｃは、第２エッチングストッパ膜１３ｂが上部電極７ｂ上に形成されている。このような構成にすれば、ビア底に残る各エッチングストッパ膜を除去する工程において、上部電極７ｂ上に形成される第２エッチングストッパ膜１３ｂ、下部電極５ｂ上に形成される第１エッチングストッパ膜８ｆ、及び配線層２上に形成される拡散防止膜３は同工程によって除去される。そのため、上部電極７ｂ、下部電極５ｂ及び配線層２のオーバーエッチングを防止することができる。そのため、ビア孔１１ａ、ビア孔１１ｂ、及びビア孔１１ｃへの金属埋め込みの際に良好なコンタクトをとることが可能となる。なお、配線層２はＭＩＭ容量素子２０ｃの下面に渡って形成されている。上部電極７ｂ、下部電極５ｂ及び配線層２は、異なる深さで形成されている。
まず、図８Ｄを参照にして、第３実施例における半導体装置５０ｃの構造を説明する。
半導体装置５０ｃは、基板部３０上にＭＩＭ容量素子２０ｃを備える。基板部３０及びＭＩＭ容量素子２０ｃを覆うように、層間絶縁膜９が形成されている。
ＭＩＭ容量素子２０ｃは、上部電極７ｂ、誘電体膜６ｂ及び下部電極５ｂを備える。上部電極７ｂに対して、下部電極５ｂ及び誘電体膜６ｂが延在する。なお、第１エッチングストッパ膜８ｆは、上部電極７ｂ及び誘電体膜６ｂを覆うように形成されている。第２エッチングストッパ膜１３ｂは、上部電極７ｂ上に形成されている。
ビア孔１１ａは、ＭＩＭ容量素子２０ｃの上部電極７ｂに対して電気的に接続するように、層間絶縁膜９及び第１エッチングストッパ膜８ｆを開口して形成されている。ビア孔１１ｂは、ＭＩＭ容量素子２０ｃの下部電極５ｂに対して電気的に接続するように、層間絶縁膜９、第１エッチングストッパ膜８ｆ、及び誘電体膜６ｂを開口して形成されている。ビア孔１１ｃは、基板部３０の配線層２に対して電気的に接続するように、層間絶縁膜９、ＳｉＯ２膜４及び拡散防止膜３を開口して形成されている。ビア配線１２ａは、ビア孔１１ａに導電体を埋め込んで形成されている。ビア配線１２ｂは、ビア孔１１ｂに導電体を埋め込んで形成されている。ビア配線１２ｃは、ビア孔１１ｃに導電体を埋め込んで形成されている。なお、配線層２はＭＩＭ容量素子２０ｃの下面に渡って形成されている。上部電極７ｂ、下部電極５ｂ及び配線層２は、異なる深さで形成されている。なお、ビア配線１２ａとビア孔１１ａ、ビア配線１２ｂとビア孔１１ｂ、及びビア配線１２ｃとビア孔１２ｃとをそれぞれ合わせてコンタクトビアという。
次いで、図７及び図８を参照にして、第３実施例における半導体装置５０ｃの製造方法を説明する。
図７Ａに示すように、本実施例では、最初に下層層間絶縁膜１上に形成されている配線層２上に、例えば厚さ７０ｎｍのＳｉＣからなる拡散防止膜３、例えば厚さ１００ｎｍのＳｉＯ２膜４、ＴｉＮからなる例えば厚さ１５０ｎｍの第１導電体膜５ａ、ＳｉＮからなる例えば厚さ４０ｎｍの誘電体膜６ａ、ＴｉＮからなる例えば厚さ１００ｎｍの第２導電体膜７ａ、ＳｉＣからなる例えば厚さ３１ｎｍの第２エッチングストッパ膜１３ａを積層する。
図７Ｂに示すように、リソグラフィー工程及びエッチング工程により第２エッチングストッパ膜１３ａ、第２導電膜７ａをパターニングし、第２エッチングストッパ膜１３ｂ及び上部電極７ｂを形成する。このとき、第２エッチングストッパ膜１３ｂ及び上部電極７ｂに対して、下部電極５ａ及び誘電体膜６ａが延在するように形成する。
図７Ｃに示すように、第２エッチングストッパ膜１３ｂ、上部電極７ｂ及び誘電体膜６ａを覆うように、ＣＶＤ法によりＳｉＣからなる第１エッチングストッパ膜８ｅを例えば４７ｎｍの厚みで形成する。
図７Ｄに示すように、リソグラフィー工程及びエッチング工程により、第１エッチングストッパ膜８ｅ、第２エッチングストッパ膜１３ｂ、誘電体膜６ａ及び第１導電体膜５ａを加工する。この工程により、第１エッチングストッパ膜８ｆ、第２エッチングストッパ膜１３ｂ、誘電体膜６ｂ及び下部電極５ｂが形成される。その結果、上部電極７ｂ、誘電体膜６ｂ及び下部電極５ｂからなるＭＩＭ容量素子２０ｃが形成される。
図８Ａに示すように、ＳｉＯ２膜４、下部電極５ｂ、誘電体膜６ｂ及び第１エッチングストッパ膜８ｆを覆うように、シラン系ガスによるプラズマＳｉＯ２膜を、層間絶縁膜９として例えば６５０ｎｍ成膜する。
図８Ｂに示すように、図２Ｂと同様に、リソグラフィー工程及びエッチング工程により層間絶縁膜９及びＳｉＯ２膜４中に上部電極７ｂ、下部電極５ｂ及び配線層２へのビア孔１０ａ、ビア孔１０ｂ、及びビア孔１０ｃを同一工程によって開口する。
その際、ビア孔１０ａ、ビア孔１０ｂ、及びビア孔１０ｃを開口する工程において、Ｃ４Ｆ６、Ｏ２及びＡｒの混合ガスを用いて層間絶縁膜９及びＳｉＯ２膜４をエッチングする。
なお、第１エッチングストッパ膜８ｂ、誘電体膜６ｂ及び拡散防止膜３３に対して、層間絶縁膜９のエッチングレートが高くなるようにガスの流量及び圧力条件を調節する。具体的には、第１エッチングストッパ膜８ｂ、誘電体膜６ｂ及び拡散防止膜３３は、層間絶縁膜９をエッチングする条件において層間絶縁膜９に対するエッチングレートが０．１倍以下となるようにガスの流量及び圧力条件を調節する。そのような調整によって、上部電極７ｂ及び下部電極５ｂでのオーバーエッチングを防止することができる。
さらには、本エッチング工程において、ＳｉＣ膜に対してＳｉＯ２膜のエッチングレートが約６５倍となることが望ましい。そのため、ビア孔１００の開口後、ビア孔１０ａ、ビア孔１０ｂ、及びビア孔１０ｃの底に残る第１エッチングストッパ膜８ｆの膜厚は、上部電極７ｂ上において７０ｎｍ、下部電極５ｂ上において２５ｎｍとなる。なお、下部電極５ｂ上には第１エッチングストッパ膜８ｆの他に、ＳｉＮからなる誘電体膜６ｂが４０ｎｍ存在している。
図８Ｃに示すように、それぞれのビア孔１０ａ、ビア孔１０ｂ、及びビア孔１０ｃの底部に存在する第１エッチングストッパ膜８ｆ、誘電体膜６ｂ及び拡散防止膜３を除去する。各膜のエッチングは、例えばフッ素系ガスであるＣＨ２Ｆ２を含有するＣＨ２Ｆ２／Ｎ２／Ｏ２ガスを用いたＲＩＥ法により行う。このときのチャンバ温度は例えば室温、ガス流量は例えばＣＨ２Ｆ２が１０〜３５ｓｃｃｍ、Ｎ２が５０〜１００ｓｃｃｍ、Ｏ2が１５〜４０ｓｃｃｍである。このようにして、ビア孔１１ａ、ビア孔１１ｂ、及びビア孔１１ｃが形成される。
ここで、ＳｉＣ膜及びＳｉＮ膜を同一工程によってエッチングする場合、ＣＨ２Ｆ２、Ｏ２及びＮ２の混合ガスを用いて処理すると、ＳｉＮ膜に対してＳｉＣ膜のエッチングレートは１．１３倍となる。つまり、このエッチング条件における各膜のエッチング量は、４０ｎｍのＳｉＮ膜が、ＳｉＣ膜４５ｎｍ分に相当する。このことから、ビア底に残る各エッチングストッパ膜を除去する工程において、上部電極７ｂ上における第１エッチングストッパ膜８ｆ及び第２エッチングストッパ膜１３ｂ、下部電極５ｂ上の第１エッチングストッパ膜８ｆ及び誘電体膜６ｂ、及び配線層２上の拡散防止膜３は同じ工程によって除去される。そのため、配線層２、上部電極７ｂ及び下部電極５ｂが過剰にエッチングされることを防止でき、金属埋め込みの際に良好なコンタクトをとることが可能となる。
図８Ｄに示すように、図２Ｄと同様に、最後にＣＶＤ処理によりビア孔１１ａ、ビア孔１１ｂ、及びビア孔１１ｃに例えばＷを埋め込み、ビア配線１２ａ、ビア配線１２ｂ、及びビア配線１２ｃを形成する。なお、バリアメタル成膜工程は図中においては省略している。このようにして、ＭＩＭ容量素子２０ｃを有する半導体装置５０ｃが形成される。
第３実施例における半導体装置５０ｃは、第２エッチングストッパ膜１３ｂが上部電極７ｂ上に形成されている。このような構成にすれば、上部電極７ｂ上に形成される第２エッチングストッパ膜１３ｂ、下部電極５ｂ上に形成される第１エッチングストッパ膜８ｆ、及び配線層２上に形成される拡散防止膜３は、ビア孔１０ａ、ビア孔１０ｂ、及びビア孔１０ｃの底に残る各エッチングストッパ膜を除去する工程によって除去される。そのため、上部電極７ｂ、下部電極５ｂ及び配線層２のオーバーエッチングを防止することができる。そのため、ビア孔１１ａ、ビア孔１１ｂ、及びビア孔１１ｃへの金属埋め込みの際に良好なコンタクトをとることが可能となる。
（第４実施例）
第４実施例において、図９から図１１までの図は、ＭＩＭ容量素子２０ｄを有する半導体装置５０ｄの構造及び半導体装置５０ｄの製造方法を詳細に説明するものである。なお、第４実施例において、第１実施例、第２実施例及び第３実施例で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
本実施例のようにＭＩＭ容量素子２０ｄを有する半導体装置５０ｄは、第２実施例における半導体装置５０ｂと同様に、第１エッチングストッパ膜８ｈ及び誘電体膜６ｄの材料にＳｉＮ（シリコン窒化膜）を用いている。このような構成にすれば、上部電極７ｂのパターニング処理を行う過程で生じる上部電極７ｂの端部の下面に存在する誘電体膜６ｄの溝状の損傷を、誘電体膜６ｄと同じ材料から形成される第１エッチングストッパ膜８ｈによって埋めることができる。そのため、誘電体膜６ｄの損傷を修復することできる。そのため、ＭＩＭ容量素子２０ｄの耐圧性の低下、及び製造ロット毎におけるＭＩＭ容量素子２０ｄの容量のばらつきを抑制することが可能となる。
まず、図１１Ｃを参照にして、第４実施例における半導体装置５０ｄの構造を説明する。
半導体装置５０ｄは、基板部３０上にＭＩＭ容量素子２０ｄを備える。基板部３０及びＭＩＭ容量素子２０ｄを覆うように、層間絶縁膜９が形成されている。
ＭＩＭ容量素子２０ｄは、上部電極７ｂ、誘電体膜６ｃ及び下部電極５ｂを備える。上部電極７ｂに対して、下部電極５ｂ及び誘電体膜６ｄが延在する。なお、第１エッチングストッパ膜８ｇは、上部電極７ｂ及び誘電体膜６ｃを覆うように形成されている。第２エッチングストッパ膜１３ｂは、上部電極７ｂ上に形成されている。
ビア孔１１ａは、ＭＩＭ容量素子２０ｄでの上部電極７ｂに対して電気的に接続するように、層間絶縁膜９及び第１エッチングストッパ膜８ｇを開口して形成されている。ビア孔１１ｂは、ＭＩＭ容量素子２０ｄの下部電極５ｂに対して電気的に接続するように、層間絶縁膜９、第１エッチングストッパ膜８ｇ、及び誘電体膜６ｂを開口して形成されている。ビア孔１１ｃは、基板部３０の配線層２に対して電気的に接続するように、層間絶縁膜９、ＳｉＯ２膜４及び拡散防止膜３を開口して形成されている。ビア配線１２ａは、ビア孔１１ａに導電体を埋め込んで形成されている。ビア配線１２ｂは、ビア孔１１ｂに導電体を埋め込んで形成されている。ビア配線１２ｃは、ビア孔１１ｃに導電体を埋め込んで形成されている。なお、配線層２はＭＩＭ容量素子２０ｄの下面に渡って形成されている。上部電極７ｂ、下部電極５ｂ及び配線層２は、異なる深さで形成されている。なお、ビア配線１２ａとビア孔１１ａ、ビア配線１２ｂとビア孔１１ｂ、及びビア配線１２ｃとビア孔１２ｃとをそれぞれ合わせてコンタクトビアという。
次いで、図９及び図１１を参照にして、第４実施例における半導体装置５０ｄの製造方法を説明する。
図９Ａに示すように、本実施例では、最初に下層層間絶縁膜１上に形成されている配線層２上に、例えば厚さ７０ｎｍのＳｉＣからなる拡散防止膜３、例えば厚さ１００ｎｍのＳｉＯ２膜４、ＴｉＮからなる例えば厚さ１５０ｎｍの第１導電体膜５ａ、ＳｉＮからなる例えば厚さ４０ｎｍの誘電体膜６ｃ、ＴｉＮからなる例えば厚さ１００ｎｍの第２導電体膜７ａ、ＳｉＮからなる例えば厚さ４８ｎｍの第２エッチングストッパ膜１３ａを積層する。なお、誘電体膜６０及び第２エッチングストッパ膜１３ａは、共に同じ材料であるＳｉＮによって形成される。
図９Ｂに示すように、リソグラフィー工程及びエッチング工程により第２導電体膜７ａ及び第２エッチングストッパ膜１３ａをパターニングし、第２エッチングストッパ膜１３ｂ及び上部電極７ｂを形成する。このとき、第２エッチングストッパ膜１３ｂ及び上部電極７ｂに対して、下部電極５ａ及び誘電体膜６ｃが延在するように形成する。
図９Ｃは、図９Ｂにおいて、上部電極７ｂの下端部と誘電体膜６ｃとの接触部Ｂを拡大した図を示す。図９Ｃに示すように、第２導電体膜７ａのパターニング工程において、上部電極７ｂの端部の下面に存在する誘電体膜６ｃに、溝状の損傷が発生していることがわかる。このような溝状の損傷によって、後述するＭＩＭ容量素子２０ｄの耐圧性の低下や、及び製造ロット毎におけるＭＩＭ容量素子２０ｄの容量のばらつきが発生する。
図１０Ａに示すように、上部電極７ｂ及び誘電体膜６ｃを覆うように、ＣＶＤ法によりＳｉＮからなる第１エッチングストッパ膜８ｇを例えば４３ｎｍの厚みで堆積させる。図１０Ｂは、図１０Ａにおいて、上部電極７ｂの端部の下面と誘電体膜６ｃとの接触部Ｂを拡大した図を示す。図１０Ｂに示すように、上部電極７ｂのパターニング処理を行う過程で生じる上部電極７ｂの下端面に存在する誘電体膜６ｃの溝状の損傷を、誘電体膜６ｃと同じ材料から形成される第１エッチングストッパ膜８２によって埋めることができる。そのため、誘電体膜６ｃの損傷を修復することできる。そのため、後述するＭＩＭ容量素子２０ｄの耐圧性の低下、及び製造ロット毎におけるＭＩＭ容量素子２０ｄの容量のばらつきを抑制することが可能となる。
図１０Ｃに示すように、リソグラフィー工程及びエッチング工程により第１エッチングストッパ膜８ｇ、誘電体膜６ｃ及び第１導電体膜５ａを加工する。この工程により、第１エッチングストッパ膜８ｈ、誘電体膜６ｄ及び下部電極５ｂが形成される。その結果、上部電極７ｂ、誘電体膜６ｄ及び下部電極５ｂからなるＭＩＭ容量素子２０ｄが形成される。
図１０Ｄに示すように、ＳｉＯ２膜４、下部電極５ｂ、誘電体膜６ｄ及び第１エッチングストッパ膜８ｈを覆うように、シラン系ガスによるプラズマＳｉＯ２膜を、層間絶縁膜９として例えば６５０ｎｍ成膜する。
図１１Ａに示すように、図８Ｂと同様に、リソグラフィー工程及びエッチング工程により層間絶縁膜９及びＳｉＯ２膜４中に上部電極７ｂ、下部電極５ｂ及び配線層２へのビア孔１０ａ、ビア孔１０ｂ、及びビア孔１０ｃを同一工程によって開口する。その際、ビア孔１０ａ、ビア孔１０ｂ、及びビア孔１０ｃを開口する工程において、Ｃ４Ｆ６、Ｏ２及びＡｒの混合ガスを用いて層間絶縁膜９及びＳｉＯ２膜４をエッチングする。
なお、第１エッチングストッパ膜８ｂ、第２エッチングストッパ膜１３ｂ、誘電体膜６ｄ及び拡散防止膜３に対して層間絶縁膜９のエッチングレートが高くなるようにガスの流量及び圧力条件を調節する。具体的には、第１エッチングストッパ膜８ｂ、第２エッチングストッパ膜１３ｂ、誘電体膜６ｄ及び拡散防止膜３は、層間絶縁膜９をエッチングする条件において層間絶縁膜９に対するエッチングレートが０．１倍以下となるようにガスの流量及び圧力条件を調節する。そのような調整によって、上部電極７ｂ及び下部電極５ｂでのオーバーエッチングを防止することができる。
さらには、本エッチング工程において、ＳｉＮ膜に対してＳｉＯ２膜のエッチングレートが１９倍となることが望ましい。そのため、エッチング処理後にビア孔底部の上部電極７ｂ上及び下部電極５ｂ上にはＳｉＮ膜が６２ｎｍの膜厚で存在する。
図１１Ｂに示すように、それぞれのビア孔１０ａ、ビア孔１０ｂ、及びビア孔１０ｃの底部に存在する第１エッチングストッパ膜８ｈ、第２エッチングストッパ膜１３ｂ、誘電体膜６ｄ及び拡散防止膜３を除去する。各膜のエッチングは、例えばフッ素系ガスであるＣＨ２Ｆ２を含有するＣＨ２Ｆ２／Ｎ２／Ｏ２ガスを用いたＲＩＥ法により行う。このときのチャンバ温度は例えば室温、ガス流量は例えばＣＨ２Ｆ２が１０〜３５ｓｃｃｍ、Ｎ２が５０〜１００ｓｃｃｍ、Ｏ2が１５〜４０ｓｃｃｍである。このようにして、ビア孔１１ａ、ビア孔１１ｂ、及びビア孔１１ｃが形成される。
ここで、ＳｉＣ膜及びＳｉＮ膜を同一工程によってエッチングする場合、ＣＨ２Ｆ２、Ｏ２及びＮ２の混合ガスを用いて処理すると、ＳｉＮ膜に対してＳｉＣ膜のエッチングレートは１．１３倍となる。そのため、ビア孔１０１の底部の上部電極７ｂ上及び下部電極５ｂ上に残るエッチングストッパ膜の膜厚は、この処理条件においてはＳｉＣ膜７０ｎｍに相当する。このことから、ビア孔１１ａ、ビア孔１１ｂ、及びビア孔１１ｃの底に残る各エッチングストッパ膜を除去する工程において、上部電極７ｂ上における第１エッチングストッパ膜８ｈ及び第２エッチングストッパ膜１３ｂ、下部電極５ｂ上の第１エッチングストッパ膜８ｈ及び誘電体膜６ｄ、および配線層２上の拡散防止膜３は同じ工程によって除去される。そのため、配線層２、上部電極７ｂ及び下部電極５ｂが過剰にエッチングされることを防止でき、金属埋め込みの際に良好なコンタクトをとることが可能となる。
図１１Ｃに示すように、図２Ｄと同様に、最後にＣＶＤ処理によりビア孔に例えばＷを埋め込み、ビア配線１２ａ、ビア配線１２ｂ、及びビア配線１２ｃを形成する。なお、バリアメタル成膜工程は図中においては省略している。このようにして、ＭＩＭ容量素子２０ｄを有する半導体装置５０ｄが形成される。
第４実施例における半導体装置５０ｄは、第２エッチングストッパ膜１３ｂが上部電極７ｂ上に形成されている。このような構成にすれば、ビア底に残る各エッチングストッパ膜を除去する工程において、上部電極７ｂ上に形成される第２エッチングストッパ膜１３ｂ、下部電極５ｂ上に形成される第１エッチングストッパ膜８ｈ、及び配線層２上に形成される拡散防止膜３は同工程によって除去される。そのため、上部電極７ｂ、下部電極５ｂ及び配線層２のオーバーエッチングを防止することができる。そのため、ビア孔１０１への金属埋め込みの際に良好なコンタクトをとることが可能となる。
（付記１）
第１絶縁膜上に配線層を形成する工程と、
前記第１絶縁膜の上方に第２絶縁膜を形成する工程と、
下部電極と上部電極間に誘電体膜を有し、該上部電極に対して該下部電極及び該誘電体膜が延在する容量素子の該下部電極を前記第２絶縁膜上に形成する工程と、
前記上部電極上及び前記誘電体膜上に第１膜を形成する工程と、
前記第２絶縁膜上及び前記第１膜上に、前記第２絶縁膜及び前記第１膜よりもエッチング耐性が低い第３絶縁膜を形成する工程と、
前記第３絶縁膜をエッチングして、前記配線層上の前記第２絶縁膜を露出する第１開口部、前記上部電極上の前記第１膜を露出する第２開口部、及び前記誘電体膜上の前記第１膜を露出する第３開口部を形成する工程と、
前記第１開口部の下方にある前記配線層、前記第２開口部の下方にある前記上部電極、及び前記第３開口部の下方にある前記下部電極が露出するようにエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記２）
前記第２絶縁膜、前記第１膜、及び前記誘電体膜は、前記第３絶縁膜をエッチングする条件において前記第３絶縁膜に対するエッチングレートが０．１倍以下となる絶縁膜から形成されていることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記容量素子を形成する工程の後に、第２膜を前記上部電極上に形成する工程を更に有することを特徴とする付記２に記載の半導体装置の製造方法。
（付記４）
前記第１膜を、前記上部電極の側面上及び前記第２膜の側面上に形成する工程を更に有することを特徴とする付記１乃至付記３のいずれか１項に記載の半導体装置の製造方法。
（付記５）
前記誘電体膜、前記第１膜及び前記第２膜は、同じ材料で形成する工程を更に有することを特徴とする付記１乃至付記４のいずれか１項に記載の半導体装置の製造方法。
（付記６）
第１絶縁膜及び前記第１絶縁膜上に形成された配線層と、
前記第１絶縁膜の上方に形成された第２絶縁膜と、
下部電極と上部電極間に誘電体膜を有し、該上部電極に対して該下部電極及び該誘電体膜が延在し、且つ該下部電極が前記第２絶縁膜上に形成された容量素子と、
前記上部電極上及び前記下部電極上に形成された第１膜と、
前記第２絶縁膜上及び前記第１膜上に形成され、前記第１膜よりもエッチング耐性が低い第３絶縁膜と、
前記配線層に接続する第１コンタクトビアと、
前記上部電極に接続する第２コンタクトビアと、
前記下部電極に接続する第３コンタクトビアと、
を備えることを特徴とする半導体装置。
（付記７）
前記第２絶縁膜、前記第１膜、及び前記誘電体膜は、前記第３絶縁膜をエッチングする条件において前記第３絶縁膜に対するエッチングレートが０．１倍以下となる絶縁膜から形成されていることを特徴とする付記６に記載の半導体装置。
（付記８）
前記第１膜は、前記上部電極の側面上に形成されていることを特徴とする付記６又は付記６に記載の半導体装置。
（付記９）
前記第１膜は、シリコン窒化膜、シリコン炭化膜、又はシリコン炭窒化膜の少なくともいずれか１つから形成されていることを特徴とする付記６乃至付記８のいずれか１項に記載の半導体装置。
（付記１０）
前記誘電体膜及び前記第１膜は、シリコン窒化膜、シリコン炭化膜、又はシリコン炭窒化膜の少なくともいずれか１つから形成されていることを特徴とする付記６に記載の半導体装置。
（付記１１）
前記第１膜は、前記上部電極の側面上に形成されていることを特徴とする付記６乃至付記１０のいずれか１項に記載の半導体装置。
（付記１２）
第１絶縁膜及び前記第１絶縁膜上に形成された配線層と、
前記第１絶縁膜の上方に形成された第２絶縁膜と、
下部電極と上部電極間に誘電体膜を有し、該上部電極に対して該下部電極及び該誘電体膜が延在し、且つ該下部電極が前記第２絶縁膜上に形成された容量素子と、
前記上部電極上に形成された第１膜と、
前記第１膜上及び前記下部電極上に形成された第２膜と、
前記第２絶縁膜上及び前記第２膜上に形成され、前記第１膜及び前記第２膜よりもエッチング耐性が低い第３絶縁膜と、
前記配線層に接続する第１コンタクトビアと、
前記上部電極に接続する第２コンタクトビアと、
前記下部電極に接続する第３コンタクトビアと、
を備えることを特徴とする半導体装置。
（付記１３）
前記誘電体膜、前記第１膜及び前記第２膜は、前記第３絶縁膜をエッチングする条件において前記第３絶縁膜に対してエッチングレートが０．１倍以下となる絶縁膜からなることを特徴とする付記１２に記載の半導体装置。
（付記１４）
前記誘電体膜は、シリコン酸化膜と同等かそれ以上の比誘電率をもつ絶縁膜から形成されていることを特徴とする付記１２又は付記１３に記載の半導体装置。
（付記１５）
前記誘電体膜は、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜、シリコン酸窒化膜、ハフニウムを含む絶縁膜、ジルコンを含む絶縁膜、ランタンを含む絶縁膜、セリウムを含む絶縁膜、チタンを含む絶縁膜、タンタルを含む絶縁膜、アルミニウムを含む絶縁膜、イットリウムを含む絶縁膜、ストロンチウムを含む絶縁膜、ニオブを含む絶縁膜のうち少なくともいずれか一つからなることを特徴とする付記１２乃至付記１４のいずれか１項に記載の半導体装置。
（付記１６）
前記第２絶縁膜は、前記第３絶縁膜をエッチングする条件において前記第３絶縁膜に対するエッチングレートが０．１倍以下となる絶縁膜から形成されていることを特徴とする付記１２乃至付記１５のいずれか１項に記載の半導体装置。
（付記１７）
前記誘電体膜、前記第１膜及び前記第２膜は、同じ材料から形成されていることを特徴とする付記１２乃至付記１６のいずれか１項に記載の半導体装置。
（付記１８）
前記第１膜及び第２膜は、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜の少なくともいずれか一つから形成されていることを特徴とする付記１２乃至付記１７のいずれか１項に記載の半導体装置。
（付記１９）
前記誘電体膜、前記第１膜及び前記第２膜は、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜の少なくともいずれか一つから形成されていることを特徴とする付記１２乃至付記１８のいずれか１項に記載の半導体装置。
（付記２０）
前記第１膜は、前記上部電極の側面上及び前記第２膜の側面上に形成されていることを特徴とする付記１２乃至付記１９のいずれかに記載の半導体装置。
図１は、第１実施例による半導体装置５０ａの製造方法を示す図である。 図２は、第１実施例による半導体装置５０ａの製造方法を示す図である。 図３は、第２実施例による半導体装置５０ｂの製造方法を示す図である。 図４は、第２実施例による半導体装置５０ｂの製造方法を示す図である。 図５は、第２実施例による半導体装置５０ｂの製造方法を示す図である。 図６は、第２の実施例による半導体装置５０ｂにおけるＭＩＭ容量素子２０ｂの絶縁破壊に関するワイブルプロットを示す図である。 図７は、第３の実施例による半導体装置５０ｃの製造方法を示す図である。 図８は、第３の実施例による半導体装置５０ｃの製造方法を示す図である。 図９は、第４の実施例による半導体装置５０ｄの製造方法を示す図である。 図１０は、第４の実施例による半導体装置５０ｄの製造方法を示す図である。 図１１は、第４の実施例による半導体装置５０ｄの製造方法を示す図である。
符号の説明
１ 下層層間絶縁膜
２ 配線層
３ 拡散防止膜
４ ＳｉＯ２膜
５ａ 第１導電体膜
５ｂ 下部電極
６ａ 誘電体膜
６ｂ 誘電体膜
６ｃ 誘電体膜（エッチングによる誘電体膜の損傷あり）（第２実施例）
６ｄ 誘電体膜（エッチングによる誘電体膜の損傷あり）（第２実施例）
７ａ 第２導電体膜
７ｂ 上部電極
８ａ 第１エッチングストッパ膜
８ｂ 第１エッチングストッパ膜
８ｃ 第１エッチングストッパ膜（第２実施例）
８ｄ 第１エッチングストッパ膜（第２実施例）
８ｅ 第１エッチングストッパ膜（第３実施例）
８ｆ 第１エッチングストッパ膜（第３実施例）
８ｇ 第１エッチングストッパ膜（第４実施例）
８ｈ 第１エッチングストッパ膜（第４実施例）
９ 層間絶縁膜
１０ａ、１０ｂ、１０ｃ ビア孔
１１ａ、１１ｂ、１１ｃ ビア孔
１２ａ、１２ｂ、１２ｃ ビア配線
１３ａ 第２エッチングストッパ膜（第３実施例）（第４実施例）
１３ｂ 第２エッチングストッパ膜（第３実施例）（第４実施例）
２０ａ ＭＩＭ容量素子（第１実施例）
２０ｂ ＭＩＭ容量素子（第２実施例）
２０ｃ ＭＩＭ容量素子（第３実施例）
２０ｄ ＭＩＭ容量素子（第４実施例）
３０ 基板部
５０ａ 半導体装置（第１実施例）
５０ｂ 半導体装置（第２実施例）
５０ｃ 半導体装置（第３実施例）
５０ｄ 半導体装置（第４実施例）

Claims (10)

  1. 第１絶縁膜上に配線層を形成する工程と、
    前記第１絶縁膜の上方に第２絶縁膜を形成する工程と、
    下部電極と上部電極間に誘電体膜を有し、該上部電極に対して該下部電極及び該誘電体膜が延在する容量素子の該下部電極を前記第２絶縁膜上に形成する工程と、
    前記上部電極上及び前記誘電体膜上に第１膜を形成する工程と、
    前記第２絶縁膜上及び前記第１膜上に、前記第２絶縁膜及び前記第１膜よりもエッチング耐性が低い第３絶縁膜を形成する工程と、
    前記第３絶縁膜をエッチングして、前記配線層上の前記第２絶縁膜を露出する第１開口部、前記上部電極上の前記第１膜を露出する第２開口部、及び前記誘電体膜上の前記第１膜を露出する第３開口部を形成する工程と、
    前記第１開口部の下方にある前記配線層、前記第２開口部の下方にある前記上部電極、及び前記第３開口部の下方にある前記下部電極が露出するようにエッチングする工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記第２絶縁膜、前記第１膜、及び前記誘電体膜は、前記第３絶縁膜をエッチングする条件において前記第３絶縁膜に対するエッチングレートが０．１倍以下となる絶縁膜から形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記容量素子を形成する工程の後に、第２膜を前記上部電極上に形成する工程を更に有することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第１膜を、前記上部電極の側面上及び前記第２膜の側面上に形成する工程を更に有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記誘電体膜、前記第１膜及び前記第２膜は、同じ材料で形成する工程を更に有することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
  6. 第１絶縁膜及び前記第１絶縁膜上に形成された配線層と、
    前記第１絶縁膜の上方に形成された第２絶縁膜と、
    下部電極と上部電極間に誘電体膜を有し、該上部電極に対して該下部電極及び該誘電体膜が延在し、且つ該下部電極が前記第２絶縁膜上に形成された容量素子と、
    前記上部電極上及び前記下部電極上に形成された第１膜と、
    前記第２絶縁膜上及び前記第１膜上に形成され、前記第１膜よりもエッチング耐性が低い第３絶縁膜と、
    前記配線層に接続する第１コンタクトビアと、
    前記上部電極に接続する第２コンタクトビアと、
    前記下部電極に接続する第３コンタクトビアと、
    を備えることを特徴とする半導体装置。
  7. 前記第２絶縁膜、前記第１膜、及び前記誘電体膜は、前記第３絶縁膜をエッチングする条件において前記第３絶縁膜に対するエッチングレートが０．１倍以下となる絶縁膜から形成されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１膜は、前記上部電極の側面上に形成されていることを特徴とする請求項６又は請求項７に記載の半導体装置。
  9. 第１絶縁膜及び前記第１絶縁膜上に形成された配線層と、
    前記第１絶縁膜の上方に形成された第２絶縁膜と、
    下部電極と上部電極間に誘電体膜を有し、該上部電極に対して該下部電極及び該誘電体膜が延在し、且つ該下部電極が前記第２絶縁膜上に形成された容量素子と、
    前記上部電極上に形成された第１膜と、
    前記第１膜上及び前記下部電極上に形成された第２膜と、
    前記第２絶縁膜上及び前記第２膜上に形成され、前記第１膜及び前記第２膜よりもエッチング耐性が低い第３絶縁膜と、
    前記配線層に接続する第１コンタクトビアと、
    前記上部電極に接続する第２コンタクトビアと、
    前記下部電極に接続する第３コンタクトビアと、
    を備えることを特徴とする半導体装置。
  10. 前記誘電体膜、前記第１膜及び前記第２膜は、前記第３絶縁膜をエッチングする条件において前記第３絶縁膜に対してエッチングレートが０．１倍以下となる絶縁膜からなることを特徴とする請求項９に記載の半導体装置。
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