CN115274720A - 半导体器件及其制造方法 - Google Patents

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silicide
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郑文豪
朱玄之
陈彦羽
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Abstract

半导体器件包括器件部件。半导体器件包括具有第一金属的第一硅化物层，其中，第一硅化物层嵌入在器件部件中。半导体器件包括具有第二金属的第二硅化物层，其中，设置在器件部件之上的第二硅化物层包括直接接触第一硅化物层的第一部分。第一金属与第二金属不同。本申请的实施例还涉及用于制造半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本申请的实施例涉及半导体器件及其制造方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体工业经历了快速增长。在大多数情况下，集成密度的这种提高来自于最小部件尺寸的重复减小，这允许更多的组件集成至给定区域中。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：器件部件；第一硅化物层，具有第一金属，其中，所述第一硅化物层嵌入在所述器件部件中；以及第二硅化物层，具有第二金属，其中，设置在所述器件部件之上的所述第二硅化物层包括直接接触所述第一硅化物层的第一部分；其中，所述第一金属与所述第二金属不同。
本申请的另一些实施例提供了一种半导体器件，包括：晶体管，包括含硅的至少一个端子；金属插塞，电耦接至所述至少一个端子；第一硅化物层，设置在所述金属插塞和所述至少一个端子之间，并且具有第一金属；以及第二硅化物层，包括设置在所述金属插塞和所述至少一个端子之间的第一部分，并且具有第二金属；其中，所述第一金属与所述第二金属不同。
本申请的又一些实施例提供了一种用于制造半导体器件的方法，包括：形成延伸穿过介电层以暴露基于硅的器件部件的部分的凹槽；在所述基于硅的器件部件的暴露部分的位置处形成第一硅化物层，其中，所述第一硅化物层包含第一金属；在所述第一硅化物层上方形成第二硅化物层，其中，所述第二硅化物层包含与所述第一金属不同的第二金属；以及在所述凹槽内形成金属插塞。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的用于制造半导体器件的方法的示例性流程图。
图2、图3、图4、图5、图6、图7、图8、图9和图10示出了根据一些实施例的在各个制造阶段期间通过图1的方法制成的示例性半导体器件的截面图。
图11是根据一些实施例的用于制造半导体器件的方法的示例性流程图。
图12、图13、图14、图15、图16、图17、图18、图19和图20示出了根据一些实施例的在各个制造阶段期间通过图11的方法制成的示例性半导体器件的截面图。
图21示出了根据一些实施例的通过图1或图11的方法制成的包括许多不同硅化物层的堆叠件的示例性图像传感器的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”、“顶部”、“底部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
通常，图像传感器包括像素区域中的有源图像感测元件，诸如光电二极管和晶体管结构(例如，传输栅极晶体管、复位晶体管)。这些晶体管结构，以及用于外围电路区域中的控制和信号电路或用于外围逻辑电路的器件，通常基于互补金属氧化物半导体(CMOS)技术来制造。因此，为了减小工艺成本和复杂性，有源图像感测元件也可以使用相同的CMOS技术来制造。但是，这种方法可能影响图像传感器的质量。例如，通常在那些CMOS晶体管的每个的源极/漏极区域和/或栅极结构上形成金属硅化物层(其有时称为自对准金属硅化物(自对准硅化物))。具有形成在有源图像感测元件上的这样的金属硅化物层，可能引起不期望的泄漏(例如，以暗电流生成的形式)，这可能不利地降低整个图像传感器的信噪比。在这方面，已经提出一种类型的金属硅化物层，主要包含硅化钛(TiSi2)，以解决泄漏问题。即使泄漏电流显著降低，这样的TiSi2层通常也会产生高接触电阻(例如，在约60μΩ·cm至约80μΩ·cm的范围内)。随着晶体管的尺寸不断缩小，这种高接触电阻问题可能会变得更加严重。
本发明提供了半导体器件的各个实施例，半导体器件包括形成在一个或多个器件部件的接触件处的多个不同硅化物层的堆叠件。在各个实施例中，堆叠件至少包括包含第一金属的下硅化物层以及包含第二、不同金属的上硅化物层。电耦接至基于硅的器件部件(例如，源极/漏极区域、栅极结构)的下硅化物层可以包括硅化钛(TiSi2)，并且电耦接至基于金属的接触结构(例如，插塞)的上硅化物层可以包括硅化镍(NiSi)。在这样的配置中，总接触电阻可以显著减小(例如，减小约20％至80％)，而不会遭受泄漏问题。此外，不同硅化物层的这种基于堆叠件的配置可以以各种方式灵活地制造。例如，下硅化物层可以沿基于硅的器件部件的顶面形成，并且在接触下硅化物层的同时，上硅化物层可以形成为接触基于金属的接触结构的衬垫层。在另一实例中，下硅化物层可以沿基于硅的器件部件的顶面形成，并且在接触下硅化物层的同时，上硅化物层可以形成为接触基于金属的接触结构的平面层。
图1是示出根据本发明的各个方面的用于制造半导体器件(例如，图像传感器)200的方法100的流程图。图2、图3、图4、图5、图6、图7、图8、图9和图10示出了根据图1的方法100的实施例在制造的各个阶段的半导体器件200的示意性截面图。半导体器件200可以包括在微处理器、存储器器件和/或其它集成电路(IC)中。应该指出，图1的方法不产生完整的半导体器件200。可以使用互补金属氧化物半导体(CMOS)技术处理来制造完整的半导体器件200。因此，应该理解，可以在图1的方法100之前、期间和之后提供额外的步骤，并且本文可能仅简要描述一些其它步骤。同样，为了更好地理解本发明，简化了图2至图10。例如，虽然附图示出了半导体器件200，但是应该理解，IC可以包括许多其它组件，诸如例如，晶体管、电阻器、电容器、电感器、保险丝等。
参考图1和图2，根据各个实施例，方法100开始于步骤102，其中提供器件部件202。通常，器件部件202包括半导体器件200的配置为提供某种器件功能的有源部件。这样的器件部件配置为基于施加在耦接金属插塞(结构)上的(例如，电压)信号来导电，这将在下面讨论。
根据各个实施例，器件部件202包括半导体材料，诸如例如，硅(Si)或其它基于Si的材料。在一方面，器件部件可以是外延生长的Si结构或注入的Si阱，其可以用作晶体管的源极/漏极区域(结构或端子)或二极管的阴极/阳极(端子或结构)。外延生长的Si结构可以形成为具有从半导体衬底的主表面突出的一些部分的三维结构。注入的Si可以形成为从半导体衬底的主表面凹进的结构。在另一方面，器件部件可以是多晶Si结构，其可以用作晶体管的栅极(结构或端子)。这样的多晶Si结构(202)可以是掺杂的或未掺杂的。
参考图1和图3，根据各个实施例，方法100继续至步骤104，其中在器件部件202上方形成介电层204。介电层204可以形成金属间介电(IMD)层或层间介电(ILD)层的部分。这样的IMD/ILD层有时称为金属化层，因为IMD/LID层可以包括嵌入在其中的许多金属结构(例如，插塞、通孔、互连结构等)。如将在下面讨论，金属结构中的至少一个可以将器件部件202电耦接至一个或多个其它器件部件。
介电层204可以是单层或多层结构。在一些实施例中，介电层204的厚度随着所应用的技术而变化，例如约1000埃至约30000埃的厚度。在一些实施例中，介电层204是氧化硅、碳掺杂的氧化硅、具有小于约4.0的k值的相对低介电常数(k值)的介电材料或它们的组合。在一些实施例中，介电层204由包括低k介电材料、极低k介电材料、多孔低k介电材料和它们的组合的材料形成。术语“低k”旨在限定介电材料的介电常数为3.0或更小。术语“极低k(ELK)”是指2.5或更小的介电常数，并且最好在1.9和2.5之间。术语“多孔低k”是指介电材料的介电常数为2.0或更小，并且最好为1.5或更小。根据实施例，可以采用多种低k材料，例如，旋涂无机电介质、旋涂有机电介质、多孔介电材料、有机聚合物、有机硅玻璃、FSG(SiOF系列材料)、HSQ(氢倍半硅氧烷)系列材料、MSQ(甲基倍半硅氧烷)系列材料或多孔有机系列材料。
在一些实施例中，介电层204通过多种技术中的任何一种来沉积，诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、远程等离子体增强化学气相沉积(RPECVD)、液体源雾化化学沉积(LSMCD)、涂覆、旋涂或适用于在半导体衬底上方形成薄膜层的其它工艺。
在实施例中，介电层204是含氮层、含碳层或含碳和含氮层，用于在随后的化学机械抛光(CMP)工艺期间增加抗腐蚀性和/或增加抗电迁移性。在一个实施例中，介电层204是含硅和含氮的介电层。在另一实施例中，介电层204是含硅和含碳的介电层。在又一实施例中，介电层204是含硅、含氮和含碳的介电层。在一个实施例中，介电层204具有约等于或大于0.5的碳与硅的重量比。在另一实施例中，介电层204具有约等于或大于0.3的氮与硅的重量比。在又一实施例中，介电层204具有约等于或大于0.5的碳与硅的重量比以及约等于或大于0.3的氮与硅的重量比。
参考图1和图4，根据各个实施例，方法100继续至步骤106，其中器件部件202的至少部分(202A)暴露。在各个实施例中，部分202A暴露，从而允许在暴露部分202A周围的位置处形成所公开的硅化物层堆叠件。如图所示，部分202A通过形成延伸穿过介电层204的凹槽(或腔)206来暴露。凹槽206可以通过实施以下工艺中的至少一些来形成：在介电层204上方形成可图案化层(例如，硬掩模层和/或光刻胶层)；形成延伸穿过可图案化层的孔，该孔限定凹槽206的位置；蚀刻介电层204，可图案化层用作掩模，直至器件部件202暴露；以及去除可图案化层。
参考图1和图5，根据各个实施例，方法100继续至步骤108，其中形成钛层208并且在凹槽206中形成第一硅化物层210。在各个实施例中，钛层208和第一硅化物层210可以(例如，同时)在相同的反应室中形成(有时称为原位形成)。
具体地，在形成凹槽206时，工件(即，部分制造的半导体器件200)可以转移至第一室以通过氩等离子体去除形成在介电层204和器件部件202的表面上方的任何原生氧化物。这样的第一室有时可以称为预清洁室。下一步，工件可以转移至第二室(例如，化学气相沉积(CVD)室)。在第二室中，钛层208可以首先沉积为内衬凹槽206的(例如，共形)层，例如，沿凹槽206的侧壁延伸并且覆盖暴露部分202A。钛层208可以使用等离子体增强CVD工具来沉积，例如，通过以下反应：TiCly+H2+Ar→TiClx+HCl+Ar。这样的第二室有时可以称为Ti室。在形成钛层208的同时，钛层208的位于凹槽206的底部处的部分可以通过热工艺与具有Si的暴露部分202A反应，从而形成第一硅化物层210。第一硅化物层210可以通过以下反应形成：TiClx+H2+Si→TiSi2+HCl。因此，第一硅化物层210可以基本上由TiSi2组成。
如图所示，在形成第一硅化物层210时，钛层208沿凹槽206的侧壁延伸，而第一硅化物层210设置在器件部件202的暴露部分202A的位置处。在图5的所示实施例中，第一硅化物层210可以形成为具有与器件部件202的上表面的至少部分基本共面的上表面，例如，第一硅化物层210的上表面和器件部件202的上表面的至少部分共享共同表面。这样的共同表面可以基本是平坦的或弯曲的。换句话说，可以使第一硅化物层210凹进至器件部件202中约10埃至约500埃的深度。在一些实施例中，深度可以在约100埃至约200埃的范围内。但是，应该理解，在一些其它实施例中，除了凹进至器件部件202中的部分之外，第一硅化物层210还可以包括也沿凹槽206的侧壁延伸的一些部分。
在形成第一硅化物层210之后，工件可以保留在第二室中以形成沿凹槽206的侧壁延伸的可选的氮化钛层212，如图5中所示。氮化钛层212可以通过将基于氮的气体流至第二室来形成。例如，氮化钛层212可以通过以下反应形成：Ti+NH3→TiN+H2。在一些实施例中，钛层208和氮化钛层212(如果形成)的厚度可以在约10埃至约200埃的范围内。
参考图1和图6，根据各个实施例，方法100继续至步骤110，其中在凹槽206中形成硅层214。如图所示，硅层214可以形成为内衬凹槽206的(例如，共形)层。
在各个实施例中，多晶Si或非晶Si形式的硅层214通过CVD工艺或扩散工艺来形成。硅层214的形成可以在与预清洁(第一)室不同并且与钛(第二)室不同的第三室中实施。例如，硅层214可以在约200℃至约300℃的高温下使用CVD工艺基于以下反应形成：SiHx→Si+xH。在另一实例中，硅层214可以在约500℃至约650℃的高温下使用扩散工艺基于以下反应形成：SiH4→Si+2H2。
参考图1和图7，根据各个实施例，方法100继续至步骤112，其中在凹槽206中形成镍层216。如图所示，镍层216可以形成为内衬凹槽206的(例如，共形)层。
在各个实施例中，镍层216可以在与预清洁(第一)室不同、与钛(第二)室不同并且与硅(第三)室不同的第四室中形成。具体地，在形成硅层214时，工件可以转移至第一室以通过一个或多个化学蚀刻工艺去除任何原生氧化物。下一步，工件可以转移至第四室(例如，化学气相沉积(CVD)室或物理气相沉积(PVD)室)以沉积镍层216。这样的第四室有时可以称为Ni室。
参考图1和图8，根据各个实施例，方法100继续至步骤114，其中在凹槽206中形成第二硅化物层218。如图所示，第二硅化物层218可以形成为内衬凹槽206的(例如，共形)层。
在各个实施例中，第二硅化物层218可以通过一个或多个退火工艺在相同的Ni(第四)室中形成。具体地，第二硅化物层218可以通过在一个或多个高温下退火工件来形成。因此，镍层216可以与硅层214反应，从而形成第二硅化物层218。例如，在Ni室中沉积镍层216之后，工件首先在相对低的温度(例如，约250℃)下退火相对长的一段时间(例如，约60秒)，以使镍层216与硅层214反应，从而形成NiSi2。可以从镍室去除未反应的镍。下一步，仍然在Ni室中，工件在相对高的温度(例如，约450℃)下退火相对短的一段时间(约25秒)，以将NiSi2转化为NiSi。因此，第二硅化物层218主要由NiSi组成。在一些实施例中，第二硅化物层218的厚度可以在约10埃至约500埃的范围内。
在形成第二硅化物层218时，可以形成所公开的硅化物层210和218的堆叠件，硅化物层210和218的每个包含不同的金属。利用这样的堆叠配置，可以提供优于现有硅化物层的各种优势。例如，利用形成在基于Si的器件部件202中(或以其它方式接触)的包含钛的第一硅化物层210，可以显著抑制泄漏电流。此外，利用设置在第一硅化物层210上方(或以其它方式接触)的包含镍的第二硅化物层218，这样的硅化物层210和218的堆叠件的总接触电阻可以被平均下来，因为NiSi通常具有比TiSi2低得多的电阻率(例如，约14～20μΩ·cm而不是约60～80μΩ·cm)。因此，形成为将器件部件202电耦接至一个或多个其它器件部件的接触结构(例如，将在下面讨论的插塞)，可以以相当低的泄漏电流传导电流，同时经历显著有限的接触电阻量。
参考图1和图9，根据各个实施例，方法100继续至步骤116，其中在凹槽206中形成阻挡/胶层220。如图所示，阻挡/胶层220可以形成为内衬凹槽206的(例如，共形)层。
在一些实施例中，阻挡/胶层220可以用作屏障以保护覆盖的组件(例如，器件部件202、硅化物层210和218等)在一个或多个稍后的工艺期间免于损坏。可选地或额外地，阻挡/胶层220可以用作胶层以确保稍后形成的金属结构与硅化物层218紧密接触。阻挡/胶层220可以由氮化钛形成，但是应该理解，阻挡/胶层220可以由各种其它材料(例如，氮化钽、氮化钽硅、钛钨、氮化钛硅或它们的组合)中的任何一种形成，同时仍然在本发明的范围内。阻挡/胶层220可以通过CVD工艺形成。阻挡/胶层220的形成可以在与上述室不同的第五室中实施。例如，在形成第二硅化物层218之后，工件可以从第四(Ni)室转移至第五室，其中阻挡/胶层220在约540℃的高温下使用CVD工艺基于以下反应形成：TiCly+NH3→TiN+HCl+N2。这样的第五室有时可以称为TiN室。
参考图1和图10，根据各个实施例，方法100继续至步骤118，其中在凹槽206(图9)中形成插塞222。如图所示，插塞222可以形成为填充凹槽206(的剩余部分)。
插塞222形成为允许器件部件202电耦接至一个或多个其它器件部件(例如，一个或多个其它源极/漏极端子、一个或多个其它栅极端子、一个或多个信号线、一个或多个电源轨等)。例如，器件部件202可以通过在插塞222上施加(例如，电压)信号来为器件部件202所属的晶体管导电。这样的信号可以通过阻挡/胶层220以及硅化物层218和210的堆叠件施加至器件部件202。利用介于插塞222和器件部件202之间的第二硅化物层218，插塞和器件部件202之间的接触电阻可以显著减小。
在各个实施例中，插塞222由金属材料形成，诸如例如，钨。但是，应该理解，插塞222可以由各种其它金属材料(例如，铜、钽、铟、锡、锌、锰、铬、钛、铂、铝或它们的组合)中的任何一种形成，同时仍然在本发明的范围内。在一些实施例中，插塞222使用电化学镀(ECP)工艺、物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层沉积(ALD)或其它沉积技术以将上述金属材料沉积至凹槽206中，以及随后的化学机械抛光(CMP)工艺来形成。
图11是示出根据本发明的各个方面的用于制造半导体器件(例如，图像传感器)1200的另一方法1100的流程图。图12、图13、图14、图15、图16、图17、图18、图19和图20示出了根据图11的方法1100的实施例的在制造的各个阶段的半导体器件1200的示意性截面图。半导体器件1200可以包括在微处理器、存储器单元和/或其它集成电路(IC)中。应该指出，图11的方法不产生完整的半导体器件1200。可以使用互补金属氧化物半导体(CMOS)技术处理来制造完整的半导体器件1200。因此，应该理解，可以在图11的方法1100之前、期间和之后提供额外的步骤，并且本文可能仅简要描述一些其它步骤。同样，为了更好地理解本发明，简化了图12至图20。例如，虽然附图示出了半导体器件1200，但是应该理解，IC可以包括许多其它组件，诸如例如，晶体管、电阻器、电容器、电感器、保险丝等。
参考图11和图12，根据各个实施例，方法1100开始于步骤1102，其中提供器件部件1202。通常，器件部件1202包括半导体器件1200的配置为提供某种器件功能的有源部件。这样的器件部件配置为基于施加在耦接金属插塞(结构)上的(例如，电压)信号来导电，这将在下面讨论。
根据各个实施例，器件部件1202包括半导体材料，诸如例如，硅(Si)或其它基于Si的材料。在一方面，器件部件可以是外延生长的Si结构或注入的Si阱，其可以用作晶体管的源极/漏极区域(结构或端子)或二极管的阴极/阳极(端子或结构)。外延生长的Si结构可以形成为具有从半导体衬底的主表面突出的一些部分的三维结构。注入的Si可以形成为从半导体衬底的主表面凹进的结构。在另一方面，器件部件可以是多晶Si结构，其可以用作晶体管的栅极(结构或端子)。这样的多晶Si结构(1202)可以是掺杂的或未掺杂的。
参考图11和图13，根据各个实施例，方法1100继续至步骤1104，其中在器件部件1202上方形成介电层1204。介电层1204可以形成金属间介电(IMD)层或层间介电(ILD)层的部分。这样的IMD/ILD层有时称为金属化层，因为IMD/LID层可以包括嵌入在其中的许多金属结构(例如，插塞、通孔、互连结构等)。如将在下面讨论，金属结构中的至少一个可以将器件部件1202电耦接至一个或多个其它器件部件。
介电层1204可以是单层或多层结构。在一些实施例中，介电层1204的厚度随着所应用的技术而变化，例如约1000埃至约30000埃的厚度。在一些实施例中，介电层1204是氧化硅、碳掺杂的氧化硅、具有小于约4.0的k值的相对低介电常数(k值)的介电材料或它们的组合。在一些实施例中，介电层1204由包括低k介电材料、极低k介电材料、多孔低k介电材料和它们的组合的材料形成。术语“低k”旨在限定介电材料的介电常数为3.0或更小。术语“极低k(ELK)”是指2.5或更小的介电常数，并且最好在1.9和2.5之间。术语“多孔低k”是指介电材料的介电常数为2.0或更小，并且最好为1.5或更小。根据实施例，可以采用多种低k材料，例如，旋涂无机电介质、旋涂有机电介质、多孔介电材料、有机聚合物、有机硅玻璃、FSG(SiOF系列材料)、HSQ(氢倍半硅氧烷)系列材料、MSQ(甲基倍半硅氧烷)系列材料或多孔有机系列材料。
在一些实施例中，介电层1204通过多种技术中的任何一种来沉积，诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、远程等离子体增强化学气相沉积(RPECVD)、液体源雾化化学沉积(LSMCD)、涂覆、旋涂或适用于在半导体衬底上方形成薄膜层的其它工艺。
在实施例中，介电层1204是含氮层、含碳层或含碳和含氮层，用于在随后的化学机械抛光(CMP)工艺期间增加抗腐蚀性和/或增加抗电迁移性。在一个实施例中，介电层1204是含硅和含氮的介电层。在另一实施例中，介电层1204是含硅和含碳的介电层。在又一实施例中，介电层1204是含硅、含氮和含碳的介电层。在一个实施例中，介电层1204具有约等于或大于0.5的碳与硅的重量比。在另一实施例中，介电层1204具有约等于或大于0.3的氮与硅的重量比。在又一实施例中，介电层1204具有约等于或大于0.5的碳与硅的重量比以及约等于或大于0.3的氮与硅的重量比。
参考图11和图14，根据各个实施例，方法1100继续至步骤1106，其中器件部件1202的至少部分(1202A)暴露。在各个实施例中，部分1202A暴露，从而允许在暴露部分1202A周围的位置处形成所公开的硅化物层堆叠件。如图所示，部分1202A通过形成延伸穿过介电层1204的凹槽(或腔)1206来暴露。凹槽1206可以通过实施以下工艺中的至少一些来形成：在介电层1204上方形成可图案化层(例如，硬掩模层和/或光刻胶层)；形成延伸穿过可图案化层的孔，该孔限定凹槽1206的位置；蚀刻介电层1204，可图案化层用作掩模，直至器件部件1202暴露；以及去除可图案化层。
参考图11和图15，根据各个实施例，方法1100继续至步骤1108，其中形成钛层1208并且在凹槽1206中形成第一硅化物层1210。在各个实施例中，钛层1208和第一硅化物层1210可以(例如，同时)在相同的反应室中形成(有时称为原位形成)。
具体地，在形成凹槽1206时，工件(即，部分制造的半导体器件1200)可以转移至第一室以通过氩等离子体去除形成在介电层1204和器件部件1202的表面上方的任何原生氧化物。这样的第一室有时可以称为预清洁室。下一步，工件可以转移至第二室(例如，化学气相沉积(CVD)室)。在第二室中，钛层1208可以首先沉积为内衬凹槽1206的(例如，共形)层，例如，沿凹槽1206的侧壁延伸并且覆盖暴露部分1202A。钛层1208可以使用等离子体增强CVD工具来沉积，例如，通过以下反应：TiCly+H2+Ar→TiClx+HCl+Ar。这样的第二室有时可以称为Ti室。在形成钛层1208的同时，钛层1208的位于凹槽1206的底部处的部分可以通过热工艺与具有Si的暴露部分1202A反应，从而形成第一硅化物层1210。第一硅化物层1210可以通过以下反应形成：TiClx+H2+Si→TiSi2+HCl。因此，第一硅化物层1210可以基本上由TiSi2组成。
如图所示，在形成第一硅化物层1210时，钛层1208沿凹槽1206的侧壁延伸，而第一硅化物层1210设置在器件部件1202的暴露部分1202A的位置处。在图15的所示实施例中，第一硅化物层1210可以形成为具有与器件部件1202的上表面的至少部分基本共面的上表面，例如，第一硅化物层1210的上表面和器件部件1202的上表面的至少部分共享共同表面。这样的共同表面可以基本是平坦的或弯曲的。换句话说，可以使第一硅化物层1210凹进至器件部件1202中约10埃至约500埃的深度。在一些实施例中，深度可以在约100埃至约200埃的范围内。但是，应该理解，在一些其它实施例中，除了凹进至器件部件1202中的部分之外，第一硅化物层1210还可以包括也沿凹槽1206的侧壁延伸的一些部分。
在形成第一硅化物层1210之后，工件可以保留在第二室中以形成沿凹槽1206的侧壁延伸的可选的氮化钛层1212，如图15中所示。氮化钛层1212可以通过将基于氮的气体流至第二室来形成。例如，氮化钛层1212可以通过以下反应形成：Ti+NH3→TiN+H2。在一些实施例中，钛层1208和氮化钛层1212(如果形成)的厚度可以在约10埃至约200埃的范围内。
参考图11和图16，根据各个实施例，方法1100继续至步骤1110，其中在凹槽1206中形成图案化硅层1214。如图所示，图案化硅层1214可以形成为位于凹槽1206底部处的(例如，共形)层(即，沿凹槽1206的侧壁的相对小的底部部分延伸)。
在各个实施例中，多晶Si或非晶Si形式的图案化硅层1214通过CVD工艺或扩散工艺以及随后的蚀刻工艺来形成。图案化硅层1214的形成可以在与预清洁(第一)室不同并且与钛(第二)室不同的第三室中实施。例如，可以在约200℃至约300℃的高温下使用CVD工艺基于以下反应形成毯式硅层：SiHx→Si+xH。在另一实例中，可以在约500℃至约650℃的高温下使用扩散工艺基于以下反应形成毯式硅层：SiH4→Si+2H2。通过任何以上工艺，毯式硅层可以形成为内衬凹槽1206的层，即，覆盖凹槽1206的底部并且沿凹槽1206的侧壁延伸。下一步，可以通过以下蚀刻工艺去除(或以其它方式图案化)毯式硅层的沿凹槽1206的侧壁延伸的一些部分，从而产生如图16中所示的图案化硅层1214。
参考图11和图17，根据各个实施例，方法1100继续至步骤1112，其中在凹槽1206中形成镍层1216。如图所示，镍层1216可以形成为内衬凹槽1206的(例如，共形)层。
在各个实施例中，镍层1216可以在与预清洁(第一)室不同、与钛(第二)室不同并且与硅(第三)室不同的第四室中形成。具体地，在形成图案化硅层1214时，工件可以转移至第一室以通过一个或多个化学蚀刻工艺去除任何原生氧化物。下一步，工件可以转移至第四室(例如，化学气相沉积(CVD)室或物理气相沉积(PVD)室)以沉积镍层1216。这样的第四室有时可以称为Ni室。
参考图11和图18，根据各个实施例，方法1100继续至步骤1114，其中在凹槽1206中形成第二硅化物层1218。如图所示，第二硅化物层1218可以形成为位于凹槽1206的底部处的(例如，共形)层。
在各个实施例中，第二硅化物层1218可以通过一个或多个退火工艺在相同的Ni(第四)室中形成。具体地，第二硅化物层1218可以通过在一个或多个高温下退火工件来形成。因此，镍层1216可以与图案化硅层1214反应，从而形成第二硅化物层1218。例如，在Ni室中沉积镍层1216之后，工件首先在相对低的温度(例如，约250℃℃)下退火相对长的一段时间(例如，约60秒)，以使镍层1216与图案化硅层1214反应，从而形成NiSi2。可以从镍室去除未反应的镍。下一步，仍然在Ni室中，工件在相对高的温度(例如，约450℃)下退火相对短的一段时间(约25秒)，以将NiSi2转化为NiSi。因此，第二硅化物层1218主要由NiSi组成。在一些实施例中，第二硅化物层1218的厚度可以在约10埃至约500埃的范围内。
在形成第二硅化物层1218时，可以形成所公开的硅化物层1210和1218的堆叠件，硅化物层1210和1218的每个包含不同的金属。利用这样的堆叠配置，可以提供优于现有硅化物层的各种优势。例如，利用形成在基于Si的器件部件1202中(或以其它方式接触)的包含钛的第一硅化物层1210，可以显著抑制泄漏电流。此外，利用设置在第一硅化物层1210上方(或以其它方式接触)的包含镍的第二硅化物层1218，这样的硅化物层1210和1218的堆叠件的总接触电阻可以被平均下来，因为NiSi通常具有比TiSi2低得多的电阻率(例如，约14～20μΩ·cm而不是约60～80μΩ·cm)。因此，形成为将器件部件1202电耦接至一个或多个其它器件部件的接触结构(例如，将在下面讨论的插塞)，可以以相当低的泄漏电流传导电流，同时经历显著有限的接触电阻量。
参考图11和图19，根据各个实施例，方法1100继续至步骤1116，其中在凹槽1206中形成阻挡/胶层1220。如图所示，阻挡/胶层1220可以形成为内衬凹槽1206的(例如，共形)层。
在一些实施例中，阻挡/胶层1220可以用作屏障以保护覆盖的组件(例如，器件部件1202、硅化物层1210和1218等)在一个或多个稍后的工艺期间免于损坏。可选地或额外地，阻挡/胶层1220可以用作胶层以确保稍后形成的金属结构与硅化物层1218紧密接触。阻挡/胶层1220可以由氮化钛形成，但是应该理解，阻挡/胶层1220可以由各种其它材料(例如，氮化钽、氮化钽硅、钛钨、氮化钛硅或它们的组合)中的任何一种形成，同时仍然在本发明的范围内。阻挡/胶层1220可以通过CVD工艺形成。阻挡/胶层1220的形成可以在与上述室不同的第五室中实施。例如，在形成第二硅化物层1218之后，工件可以从第四(Ni)室转移至第五室，其中阻挡/胶层1220在约540℃的高温下使用CVD工艺基于以下反应形成：TiCly+NH3→TiN+HCl+N2。这样的第五室有时可以称为TiN室。
参考图11和图20，根据各个实施例，方法1100继续至步骤1218，其中在凹槽1206(图19)中形成插塞1222。如图所示，插塞1222可以形成为填充凹槽1206(的剩余部分)。
插塞1222形成为允许器件部件1202电耦接至一个或多个其它器件部件(例如，一个或多个其它源极/漏极端子、一个或多个其它栅极端子、一个或多个信号线、一个或多个电源轨等)。例如，器件部件1202可以通过在插塞1222上施加(例如，电压)信号来为器件部件1202所属的晶体管导电。这样的信号可以通过阻挡/胶层1220以及硅化物层1218和1210的堆叠件施加至器件部件1202。利用介于插塞1222和器件部件1202之间的第二硅化物层1218，插塞和器件部件1202之间的接触电阻可以显著减小。
在各个实施例中，插塞1222由金属材料形成，诸如例如，钨。但是，应该理解，插塞1222可以由各种其它金属材料(例如，铜、钽、铟、锡、锌、锰、铬、钛、铂、铝或它们的组合)中的任何一种形成，同时仍然在本发明的范围内。在一些实施例中，插塞1222使用电化学镀(ECP)工艺、物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层沉积(ALD)或其它沉积技术以将上述金属材料沉积至凹槽1206中，以及随后的化学机械抛光(CMP)工艺来形成。
图21示出了包括分别通过许多所公开的硅化物层堆叠件(例如，210和218的堆叠件，1210和1218的堆叠件)耦接至金属插塞(例如，222、1222)的许多器件部件(例如，202、1202)的示例性图像传感器2100的截面图。应该理解，为了说明的目的，简化了图像传感器2100，并且因此，图像传感器2100可以包括各个其它组件中的任何一个，同时保持在本发明的范围内。
如图所示，图像传感器2100形成在具有像素区域和外围电路区域的半导体衬底2102上。通常，像素区域可以包括许多有源图像感测元件，诸如光电二极管和晶体管(例如，传输栅极晶体管、复位晶体管)，并且外围电路区域可以包括许多晶体管和用于控制和信号电路的其它器件。
在半导体衬底2102上方，形成许多隔离部件(例如，浅沟槽隔离(STI)结构)2150以限定不同区域。在每个限定的区域内，可以形成并且布置许多器件/组件。例如，在像素区域中，图像传感器2100包括从入射至其上的光生成电子-空穴对(EHP)的光接收元件(例如，光电二极管)2104、传输栅极端子2106以及布置在光接收元件2104的侧处的浮置扩散区域2108。在外围电路区域中，图像传感器2100包括各个半导体器件，例如，用于从像素区域的输出信号去除噪声或者用于将模拟信号转换为数字信号。但是，在图21的所示实例中，为了便于描述，外围电路区域仅示出了单个晶体管。例如，在外围电路区域中示出了由栅极端子2112以及源极/漏极区域2110和2114构成的晶体管。
根据各个实施例，光接收元件2104、传输栅极端子2106、浮置扩散区域2108、栅极端子2112以及源极/漏极区域2110和2114的每个可以是上述器件部件的实施方式。在衬底2102上方，形成绝缘膜2132以电隔离这样的部件。虽然绝缘膜2132示出为单层，但是应该理解，绝缘膜2132可以包括彼此堆叠的许多绝缘层或介电层。例如，绝缘膜2132可以包括上面讨论的一个或多个ILD/IMD层。此外，绝缘膜2132可以包括可选地覆盖像素区域中的光接收元件2104的抗蚀剂保护氧化物(RPO)膜。更进一步地，绝缘膜2132可以包括内衬器件部件的每个的蚀刻停止层，具有配置为用于形成接触件(例如，金属插塞)的开口。
如上面所讨论，所公开的方法(例如，图1和图11)可以用于在普遍横跨图像传感器的像素区域和外围电路区域的接触件处形成多个不同硅化物层的堆叠件，同时不受现有图像传感器面临的问题的影响。例如在图21中，传输栅极端子2106、浮置扩散区域2108、栅极端子2112以及源极/漏极区域2110和2114每个通过硅化物层堆叠件2120(例如，物理和电)耦接至插塞2130。虽然堆叠件2120示出为嵌入在相应的器件部件中，但是应该理解，堆叠件2120包括嵌入在器件部件内的第一硅化物层以及设置在这样的器件部件之上的第二硅化物层(类似于硅化物层210和218的堆叠件，或硅化物层1210和1218的堆叠件)。
在本发明的一个方面，公开了半导体器件。半导体器件包括器件部件。半导体器件包括具有第一金属的第一硅化物层，其中，第一硅化物层嵌入在器件部件中。半导体器件包括具有第二金属的第二硅化物层，其中，设置在器件部件之上的第二硅化物层包括直接接触第一硅化物层的第一部分。第一金属与第二金属不同。
在一些实施例中，所述第一金属包括钛，并且所述第二金属包括镍。在一些实施例中，所述器件部件具有第一上表面并且所述第一硅化物层具有第二上表面，并且其中，所述第一上表面和所述第二上表面共享共同表面。在一些实施例中，半导体器件还包括：介电层，设置在所述器件部件上方并且具有延伸穿过所述介电层的凹槽；金属层，至少包括所述第一金属并且沿所述凹槽的内侧壁延伸；金属插塞，设置在所述凹槽内，其中，所述金属插塞配置为通过所述第一硅化物层和所述第二硅化物层的组合将所述器件部件电耦接至互连结构。在一些实施例中，所述金属层与所述第一硅化物层的上表面的端部接触。在一些实施例中，所述第二硅化物层还包括沿所述凹槽的所述内侧壁延伸的第二部分。在一些实施例中，半导体器件还包括具有所述第一金属并且设置在所述金属插塞和所述凹槽之间的氮化物层。在一些实施例中，所述氮化物层与所述第二硅化物层的上表面的至少部分接触。在一些实施例中，所述器件部件包括用作晶体管的漏极/源极端子的基于硅的结构或区域。在一些实施例中，所述器件部件包括用作晶体管的栅极端子的多晶硅结构。在一些实施例中，所述第一硅化物层具有第一电阻率，并且所述第二硅化物层具有第二电阻率，并且其中，所述第二电阻率小于所述第一电阻率。
在本发明的另一方面，公开了半导体器件。半导体器件包括晶体管，晶体管包括含硅的至少一个端子。半导体器件包括电耦接至至少一个端子的金属插塞。半导体器件包括设置在金属插塞和至少一个端子之间并且具有第一金属的第一硅化物层。半导体器件包括第二硅化物层，第二硅化物层包括设置在金属插塞和至少一个端子之间的第一部分并且具有第二金属。第一金属与第二金属不同。
在一些实施例中，所述第一硅化物层包括硅化钛(TiSi2)，并且所述第二硅化物层包括硅化镍(NiSi)。在一些实施例中，所述第一硅化物层嵌入在所述端子内，其中，所述第一硅化物层的上表面从所述端子的上表面暴露。在一些实施例中，与所述第一硅化物层直接接触的所述第二硅化物层还包括沿所述金属插塞的侧壁延伸的第二部分。在一些实施例中，与所述第一硅化物层直接接触的所述第二硅化物层具有分别从所述第一硅化物层的侧壁向内凹进的侧壁。
在本发明的又一方面，公开了用于制造半导体器件的方法。方法包括形成延伸穿过介电层以暴露基于硅的器件部件的部分的凹槽。方法包括在基于硅的器件部件的暴露部分的位置处形成第一硅化物层，其中，第一硅化物层包含第一金属。方法包括在第一硅化物层上方形成第二硅化物层，其中，第二硅化物层包含与第一金属不同的第二金属。方法包括在凹槽内形成金属插塞。
在一些实施例中，所述第一硅化物层包括硅化钛(TiSi2)，并且所述第二硅化物层包括硅化镍(NiSi)。在一些实施例中，在所述第一硅化物层上方形成第二硅化物层的步骤还包括：沉积内衬所述凹槽的硅层；沉积包含所述第二金属的金属层，所述金属层内衬所述凹槽；以及退火所述硅层和所述金属层，以形成所述第二硅化物层。在一些实施例中，在所述第一硅化物层上方形成第二硅化物层的步骤还包括：沉积内衬所述凹槽的硅层；分别蚀刻所述硅层的沿所述凹槽的内侧壁延伸的部分；沉积包含所述第二金属的金属层，所述金属层内衬所述凹槽；以及退火所述硅层和所述金属层，以形成所述第二硅化物层。
如本文所用，术语“约”和“大约”通常是指所述值加或减10％。例如，约0.5将包括0.45和0.55，约10将包括9至11，约1000将包括900至1100。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
器件部件；
第一硅化物层，具有第一金属，其中，所述第一硅化物层嵌入在所述器件部件中；以及
第二硅化物层，具有第二金属，其中，设置在所述器件部件之上的所述第二硅化物层包括直接接触所述第一硅化物层的第一部分；
其中，所述第一金属与所述第二金属不同。
2.根据权利要求1所述的半导体器件，其中，所述第一金属包括钛，并且所述第二金属包括镍。
3.根据权利要求1所述的半导体器件，其中，所述器件部件具有第一上表面并且所述第一硅化物层具有第二上表面，并且其中，所述第一上表面和所述第二上表面共享共同表面。
4.根据权利要求1所述的半导体器件，还包括：
介电层，设置在所述器件部件上方并且具有延伸穿过所述介电层的凹槽；
金属层，至少包括所述第一金属并且沿所述凹槽的内侧壁延伸；
金属插塞，设置在所述凹槽内，其中，所述金属插塞配置为通过所述第一硅化物层和所述第二硅化物层的组合将所述器件部件电耦接至互连结构。
5.根据权利要求4所述的半导体器件，其中，所述金属层与所述第一硅化物层的上表面的端部接触。
6.根据权利要求4所述的半导体器件，其中，所述第二硅化物层还包括沿所述凹槽的所述内侧壁延伸的第二部分。
7.根据权利要求4所述的半导体器件，还包括具有所述第一金属并且设置在所述金属插塞和所述凹槽之间的氮化物层。
8.根据权利要求7所述的半导体器件，其中，所述氮化物层与所述第二硅化物层的上表面的至少部分接触。
9.一种半导体器件，包括：
晶体管，包括含硅的至少一个端子；
金属插塞，电耦接至所述至少一个端子；
第一硅化物层，设置在所述金属插塞和所述至少一个端子之间，并且具有第一金属；以及
第二硅化物层，包括设置在所述金属插塞和所述至少一个端子之间的第一部分，并且具有第二金属；
其中，所述第一金属与所述第二金属不同。
10.一种用于制造半导体器件的方法，包括：
形成延伸穿过介电层以暴露基于硅的器件部件的部分的凹槽；
在所述基于硅的器件部件的暴露部分的位置处形成第一硅化物层，其中，所述第一硅化物层包含第一金属；
在所述第一硅化物层上方形成第二硅化物层，其中，所述第二硅化物层包含与所述第一金属不同的第二金属；以及
在所述凹槽内形成金属插塞。
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