KR100702805B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법에는 반도체 기판 위에 층간 절연막이 형성되는 단계; 상기 층간 절연막 내에 층간 상호 접속을 위한 트렌치가 형성되는 단계; 상기 트렌치 내에 금속층이 증착되는 단계; 및 CMP 공정에 의해 증착된 금속층이 평탄화되는 단계;가 포함되고, 상기 금속층은 전기화학적 도금에 의해 증착되고, 상기 전기화학적 도금을 위한 전기도금 장치의 양극은 알루미늄(Al)과 구리(Cu)의 합금으로 이루어지는 것을 특징으로 한다.
제안되는 바와 같은 반도체 소자의 금속 배선 형성 방법에 의해서, 다마신 구조에서의 구리가 높은 경도를 가지면서 증착되는 장점이 있다.
또한, 높은 경도를 가지는 금속층이 형성되도록 함으로써, 구리의 연마에 따른 디싱 현상이 발생되는 것을 방지하고, 이에 따라 반도체 소자의 수율을 향상시킬 수 있는 장점이 있다.
반도체 소자
Description
도 1은 다마신 공정에서 CMP 공정 완료 후 디싱 현상이 발생한 구리 배선의 모습을 보여주는 도면.
도 2 내지 도 4는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하는 도면.
도 5는 본 발명의 실시예에 따라 AlCu 배선을 형성하는 방법을 설명하는 도면.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는, 금속 배선층 표면에 발생될 수 있는 굴곡현상 즉, 디싱(dishing) 현상을 방지하는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조시 소자와 소자간 또는 배선과 배선간을 전기적으로 연결시키기 위해 금속 배선을 사용하고 있다. 이러한 금속배선의 재료로는 알루미늄(Al), 알루미늄 합금 및 텅스텐(W)등이 널리 사용되고 있다.
그러나, 반도체 소자가 고집적화됨에 따라 이러한 금속들은 낮은 녹는점과 높은 비저항으로 인하여 고집적화된 반도체 소자에 더이상 적용이 어렵게 되었다.
이러한 종래의 금속 배선을 대체하는 재료로서, 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni)등이 사용되고 있으며, 그 중에서 특히 비저항이 낮고 전자 이동(electro migration:EM)과 스트레스 이동(stress migration:SM)등에 대한 신뢰성이 우수하며, 생산원가가 저렴한 구리 및 구리 합금이 널리 사용되고 있는 추세이다.
이러한 구리를 이용한 배선은 주로 다마신 공정에 의해 수행되고 있다. 다마신 공정은 사진 공정 및 식각 공정을 통해 절연막 속에 트렌치를 형성하고, 상기 트렌치에 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 도전 물질을 채워 넣은 후 필요한 배선 이외의 도전 물질을 에치백 또는 CMP(Chemical Mechanical Polishing)등의 방법을 이용하여 제거함으로써, 트렌치 모양의 배선을 형성하는 공정이다.
상기 다마신 공정에서, 트렌치를 완전히 매립하기 위해 충분한 두께의 도전막을 증착시킨 후에 트렌치 이외의 영역에 있는 두꺼운 도전막을 CMP 공정을 통해 연마(polishing)하게 되는데, 이때 과도한 연마 또는 증가된 CMP 공정속도에 의해 트렌치 내의 도전막 표면이 오목하게 파여지는 디싱(dishing) 현상이 발생하게 된다.
도 1은 다마신 공정에서 CMP 공정 완료 후 디싱 현상이 발생한 구리 배선의 모습을 보여주는 도면이다.
도 1을 참조하면, 디싱 현상이 발생한 구리 배선 위에 산화막(또는 구리 금 속층)을 증착할 경우에는 토폴로지(topology)가 생성되어 후속 사진 공정에 영향을 주게 된다.
그리고, 디싱 현상이 발생한 구리 배선은 상부 구리 금속 비아와의 연결이 원활히 이루어지지 않아, 전기가 통하지 않게 되거나 저항이 높아져서 소자의 신뢰성에 영향을 주게 되는 문제점이 있다.
나아가, 디싱 현상이 심할 경우에는 구리 배선이 상부 금속층과 연결이 되지 않아 소자 수율 저하를 유발하게 되는 문제점이 있다.
본 발명은 상기되는 문제점을 해결하기 위하여 제안되는 것으로서, 다마신 구조에서의 구리가 높은 경도(hardness)를 가지면서 증착되도록 하는 반도체 소자의 금속 배선 형성 방법을 제안하는 것을 목적으로 한다.
또한, 높은 경도를 가지는 구리가 증착되도록 함으로써, 구리의 연마에 따른 디싱 현상이 발생되는 것을 방지하고, 이에 따라 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제안하는 것을 목적으로 한다.
상기되는 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법에는 반도체 기판 위에 층간 절연막이 형성되는 단계; 상기 층간 절연막 내에 층간 상호 접속을 위한 트렌치가 형성되는 단계; 상기 트렌치 내에 금속층이 증착되는 단계; 및 CMP 공정에 의해 증착된 금속층이 평탄화되는 단계;가 포함되고, 상기 금속층은 전기화학적 도금에 의해 증착되고, 상기 전기화학적 도금 을 위한 전기도금 장치의 양극은 알루미늄(Al)과 구리(Cu)의 합금으로 이루어지는 것을 특징으로 한다.
제안되는 바와 같은 반도체 소자의 금속 배선 형성 방법에 의해서, 다마신 구조에서의 구리가 높은 경도를 가지면서 증착되는 장점이 있다.
또한, 높은 경도를 가지는 금속층이 형성되도록 함으로써, 구리의 연마에 따른 디싱 현상이 발생되는 것을 방지하고, 이에 따라 반도체 소자의 수율을 향상시킬 수 있는 장점이 있다.
이하에서는 본 발명의 바람직한 실시예를 첨부되는 도면을 참조하여 상세하게 설명한다. 다만, 본 발명의 사상이 제시되는 실시예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 구성요소의 부가, 변경, 삭제, 추가등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상의 범위 내에 든다고 할 것이다.
도 2 내지 도 4는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하는 도면이다.
먼저, 도 2을 참조하면, 반도체 기판(10) 위에는 도전막(12)이 내재된 절연층(11)이 형성된다.
그리고, 상기 도전막(12)은 구리(Cu), 텅스텐(W), 알루미늄(Al) 중에 어느 하나가 될 수 있으며, 이외의 금속도 가능할 것이다.
또한, 상기 절연층(11) 위에는 캡핑막(capping layer)(13)과 층간 절연막(14)이 순차적으로 적층되고, 상기 층간 절연막(14) 내에는 층간 상호접속을 위하 여 금속이 채워지는 트렌치(T)가 형성된다.
그리고, 상기 캡핑막(13)은 상기 트렌치(T) 형성을 위한 식각 저지막으로도 사용될 수 있으며, 이 경우 수행되는 식각 공정의 식각률의 조절에 의해서도 상기 캡핑막(13)의 역할이 이루어질 수 있으므로 필수구성요소는 아니라 할 것이다.
그 다음 도 3을 참조하면, 상기 트렌치(T) 전면에 베리어메탈(15)을 증착시킨다. 그리고, 상기 베리어메탈(15)은 추후 공정에 의해 상기 트렌치(T)에 증착된 금속이 유전율이 낮은 층간 절연막(14)으로의 확산이 일어나는 것을 방지하는 역할을 한다.
또한, 본 발명의 실시예에 따라 금속의 전기 도금이 수행되며, 상기 트렌치(T) 내에 층간 상호 접속을 위한 금속층(16)을 형성시킨다. 상기 금속층(16)이 형성되는 방법에 대해서는 첨부되는 도면을 참조하여 후술하기로 한다.
그리고, 상기 금속층(16)은 Cu와 AlCu이 소정 비율로 구성될 수 있으며, AlCu로 이루어질 수도 있다.이에 따라 상기 금속층(16)의 경도는 증가하게 된다.
그 다음 도 4를 참조하면, 높은 경도를 가지면서 형성된 상기 금속층(16)의 표면에 CMP 공정을 실시하여, 상기 층간 절연막(14)이 노출될 때까지 상기 금속층(16) 및 베리어메탈(15)을 연마한다.
이에 따라 상기 트렌치(T)내에 금속층(16)이 형성된다.
도 5는 본 발명의 실시예에 따라 금속층을 형성하는 방법을 설명하는 도면이다.
도 5를 참조하면, 본 발명의 실시예에 따라 상기 금속층(16)은 전기화학적 도금(Electrochemical Plating:ECP)에 의해 형성된다.
이를 위한 전기도금 장치(100)에는 외형을 이루는 컨테이너(102)와, 상기 컨테이너(102) 내에 구비되는 양극(104) 및 음극(108)과, 상기 양극(104)과 음극(108) 사이에 접속되는 파워 서플라이(110)가 포함된다.
그리고, 상기 파워 서플라이(110)는 상기 음극(108)과 양극(104)에 전류를 제공하고, 상기 음극(108)과 양극(104) 사이에 스위칭될 수 있는 순방향 도금 전압/전류 밀도를 전달하는 것이 가능하다.
또한, 전술한 트렌치(T)에 금속층(16)을 형성하기 위하여 상기 전기도금 장치(100) 내에 반도체 기판(112)이 장착되고, 상기 반도체 기판(112)을 지지하는 기판 홀더(106)가 포함된다.
그리고, 상기 컨테이너(102) 내에는 전기도금 용액이나 전해질이 채워지고, 구리 전기도금 용액은 황산구리(CuSO4)가 될 수 있다.
상세히, 상기 양극(104)은 상기 기판상에 전기화학적으로 증착되도록 금속을 제공하는 소모성 양극이며, 본 발명의 실시예에 따라 AlCu 합금으로 증착된다.
이에 따라, 상기 파워 서플라이(110)로부터 상기 양극(104)에 전류가 인가되면, 상기 양극(104)으로부터 Al2 +와 Cu2 +가 상기 컨테이너(102) 내부로 공급된다.
이 경우, 도시된 바와 같이, 상기 컨테이너(102) 내부의 전기도금 용액에는 SO4 2-, Al2 +, Cu2 +가 함께 존재하게 된다.
그리고, 상기 전기도금 용액 내에 존재하는 Al2 +와 Cu2 +는 상기 음극(108)으로 이동하게 된다. 그리고, 상기 반도체 기판(112)의 기판 도금면(114) 즉, 상기 금속층(16)이 형성될 위치에 알루미늄과 구리의 합금인 AlCu가 채워지게 된다.
그리고, 상기 양극(104)의 AlCu 합금의 비율을 조절하여, 상기 반도체 기판(112)에 증착되는 AlCu의 비율을 조절할 수 있다.
전술한 본 발명의 실시예에 따라 제조되는 상기 금속층(16)은 높은 경도를 가지게 되며, 이후의 CMP 공정에서의 디싱 현상이 발생되는 것이 방지되는 효과가 있다.
제안되는 바와 같은 반도체 소자의 금속 배선 형성 방법에 의해서, 다마신 구조에서의 구리가 높은 경도를 가지면서 증착되는 장점이 있다.
또한, 높은 경도를 가지는 금속층이 형성되도록 함으로써, 구리의 연마에 따른 디싱 현상이 발생되는 것을 방지하고, 이에 따라 반도체 소자의 수율을 향상시킬 수 있는 장점이 있다.
Claims (3)
- 반도체 기판 위에 층간 절연막을 형성하는 단계;상기 층간 절연막 내에 층간 상호 접속을 위한 트렌치를 형성하는 단계;상기 트렌치 내에 금속층을 형성하는 단계; 및CMP 공정에 의해 증착된 금속층이 평탄화하는 단계;가 포함되고,상기 금속층은 전기화학적 도금에 의해 형성되고, 상기 전기화학적 도금을 위한 전기도금 장치의 양극은 알루미늄(Al)과 구리(Cu)의 합금으로 이루어지고,상기 금속층에는 AlCu가 포함되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 전기도금 장치는 구리 전기도금 용액으로 황산구리(CuSO4)를 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 2 항에 있어서,상기 금속층에 포함되는 알루미늄과 구리의 합금은 후속되는 CMP공정에서 발생되는 디싱 현상을 방지하는 역할을 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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