KR101486143B1 - 화학적 직접 패턴 도금 상호연결 금속화 및 이에 의해 생산된 금속 구조물 - Google Patents

화학적 직접 패턴 도금 상호연결 금속화 및 이에 의해 생산된 금속 구조물 Download PDF

Info

Publication number
KR101486143B1
KR101486143B1 KR20130071148A KR20130071148A KR101486143B1 KR 101486143 B1 KR101486143 B1 KR 101486143B1 KR 20130071148 A KR20130071148 A KR 20130071148A KR 20130071148 A KR20130071148 A KR 20130071148A KR 101486143 B1 KR101486143 B1 KR 101486143B1
Authority
KR
South Korea
Prior art keywords
metal line
metal
layer
forming
feature
Prior art date
Application number
KR20130071148A
Other languages
English (en)
Other versions
KR20140111911A (ko
Inventor
왠-쥰 류
첸-위안 카오
훙-웬 수
밍싱 챠이
?-밍 장
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20140111911A publication Critical patent/KR20140111911A/ko
Application granted granted Critical
Publication of KR101486143B1 publication Critical patent/KR101486143B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

개선된 금속 구조물을 갖는 반도체 구조물이 서술된다. 반도체 구조물은 상부 표면을 갖는 기판, 상부 표면 위의 상호연결층, 및 상호연결층 위에 증착된 추가적인 구조물을 포함할 수 있다. 상호연결층은 기판 위의 패터닝된 시드층, 시드층 위의 적어도 2개의 금속 라인, 및 근처의 금속 라인들 사이의 유전체 물질을 포함할 수 있다. 장벽층은 적어도 2개의 금속 라인 위에 증착될 수 있다. 반도체 구조물을 제조하는 방법도 서술된다.

Description

화학적 직접 패턴 도금 상호연결 금속화 및 이에 의해 생산된 금속 구조물{CHEMICAL DIRECT PATTERN PLATING INTERCONNECT METALLIZATION AND METAL STRUCTURE PRODUCED BY THE SAME}
본 발명은 2013년 3월 12일자 출원된 "화학적 직접 패턴 도금 상호연결 금속화 및 이에 의해 생산된 금속 구조물"에 대한 미국 가특허출원 제61/777,222호의 우선권을 청구하며, 그 전체가 여기에 참조인용된다.
집적 회로와 같은 반도체 구조물의 중요한 면(aspect)은 집적 회로의 동일한 층상에 또한 상이한 층들에 다양한 부품들을 상호연결하는 능력이다. 집적 회로 및 다른 반도체 구조물이 작아지기 때문에, 관련된 상호연결부(interconnect)의 크기도 감소된다. 종래의 상호연결 증착 기술은 유전체와 같은 다른 구조물 내에 상호연결부를 패터닝(patterning)하는 다마신(damascene) 프로세스를 포함한다. 다마신 프로세스는 귀금속 및 다양한 다른 장식물을 생산하기 위해 수백년 동안 사용되어 왔다. 그러나, 집적 회로 크기의 지속적인 감소에 의해, 상호연결부 및 수직 상호연결 억세스들(vertical interconnect accesses)("비아")을 형성하기 위해, 특히 높은 종횡비(aspect ratio)의 구조물이 포함될 때, 종래의 기술을 활용하는 것이 더욱 어렵게 된다. 이것은 종래의 상호연결 증착 기술을 사용하여 지속할 능력을 심각하게 제한한다.
본 발명은 첨부한 도면과 함께 판독되었을 때 첨부한 상세한 설명으로부터 가장 잘 이해된다. 통상적인 관행에 따라, 도면의 다양한 특징부는 필연적으로 제 크기가 아님이 강조된다. 그와는 반대로, 다양한 특징부의 치수는 명확함을 위해 임의로 확대되거나 감소된다. 유사한 도면부호는 명세서 및 도면을 통해 유사한 특징부를 나타낸다.
도 1은 일부 실시예에 따른 금속 구조물을 형성하기 위한 플로우차트이다.
도 2a 및 2b는 일부 실시예에 따른 시드층의 형성 이후의, 중간 구조물의 각각의 횡단면도 및 평면도이다.
도 3a 및 3b는 일부 실시예에 따라 패터닝된(patterned) 시드층의 형성 이후의, 중간 구조물의 각각의 횡단면도 및 평면도이다.
도 4a 및 4b는 일부 실시예에 따라 시드층 위에 금속 라인의 형성 이후의, 중간 구조물의 각각의 횡단면도 및 평면도이다.
도 5는 일부 실시예에 따라 구리 라인이 시드층 위에 어떻게 증착될 수 있는 지를 개략적으로 도시한 횡단면도이다.
도 6a 및 도 6b는 일부 실시예에 따라 금속 라인상에 장벽층(barrier layer)의 증착 이후의, 중간 구조물의 각각의 횡단면도 및 평면도이다.
도 7은 일부 실시예에 따라 근처의 금속 라인들 사이의 장벽층의 제거 이후의, 도 6의 중간 구조물의 횡단면도이다.
도 8은 일부 실시예에 따라 금속 라인들 사이 및 그 위의 유전체층의 증착 이후의, 도 6의 중간 구조물의 횡단면도이다.
도 9는 일부 실시예에 따라 유전체층에 채널의 형성 이후의, 도 8의 중간 구조물의 횡단면도이다.
도 10은 일부 실시예에 따라 비아를 형성하기 위해 금속으로 채널의 채움(filling) 이후의, 도 9의 중간 구조물의 횡단면도이다.
도 11은 일부 실시예에 따라 상호연결층 위에 추가적인 구조물의 형성 이후의, 도 10의 중간 구조물의 횡단면도이다.
도 12는 일부 실시예에 따라 상호연결층 위에 추가적인 구조물의 형성 및 평탄화(planarization) 이후의, 도 8의 중간 구조물의 횡단면도이다.
도 13은 중간층(interlayer) 및 제2 상호연결층의 증착 이후의, 도 11의 구조물의 횡단면도이다.
도 14는 일부 실시예에 따라 변화하는 폭의 금속 라인의 횡단면도이다.
도 15는 실리콘 기판 위에 증착된 시드층 위에 금속층이 증착된 구조물의 횡단면도이다.
본 발명은 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET) 및 집적 회로와 같은 MOS 디바이스에서 상호연결부 및 수직 상호연결 억세스들(비아)과 같은 금속 구조물의 형성을 제공한다. 디바이스 크기가 감소됨에 따라, 단일 및/또는 이중 다마신 프로세스를 사용하여 유전체층의 비아 또는 트렌치들(trenches)에 균일한 도전성(예를 들어, 금속) 라인을 증착하는 능력이 복잡해진다. 본 발명은 도전성 라인을 덮는 유전체층을 증착하기 전에, 기판의 표면 위에 제1 및 제2 금속 라인을 증착하기 위한 방법을 제공한다. 본 발명에 따른 다양한 금속 구조물을 형성하는데 사용되는 방법의 개요가 도 1에 제공된다. 상기 방법과 상기 방법에 따라 형성된 구조물의 더욱 상세한 내용은 후속의 도면과 함께 제공된다.
도 1은 일부 실시예에 따라 금속 상호연결부 또는 비아의 형성을 실행하기 위한 폭넓은 방법을 서술하는 플로우차트이다. 단계(100)에서, 반도체 기판이 제공된다. 반도체 기판은 결정질(crystalline) 실리콘과 같은 실리콘, 절연기판상의 실리콘(silicon on insulator: SOI), 또는 다른 적절한 반도체 물질일 수 있다. 일부 실시예에 있어서, 반도체 기판은 MOSFET, 다이오드, 커패시터 등과 같은 활성-디바이스 층에 하나 또는 둘 이상의 디바이스를 갖는 구조적(structured) 기판일 수 있다.
단계(102)는 기판 위에 또는 기판상에 패터닝된 시드층의 형성을 제공한다. 단계(104)는 시드 구조물 위에 금속 라인을 증착하는 단계를 제공한다. 일부 실시예에 있어서, 단계(106)는 금속 라인 둘레에 장벽층을 증착하는 선택적인 단계를 제공한다. 단계(108)는 근처의 금속 라인들 사이에 유전체층을 증착하는 단계, 즉 서로 떨어져 있는 근처의 금속 라인들(제1 및 제2 금속 라인과 같은) 사이의 공간을 유전체층으로 채우는 단계를 제공한다. 단계(110)는 상호연결층의 평탄화, 예를 들어 화학적 기계적 폴리싱을 제공한다. 단계(112)는 상호연결층의 표면으로부터 금속 라인까지 채워진 비아를 형성하는 선택적인 단계를 제공한다. 단계(114)는 상호연결층 위에 또는 상호연결층상에 추가적인 구조물을 형성하는 단계를 제공한다. 단계(116)는 추가적인 프로세싱을 제공한다. 추가적인 프로세싱 단계의 예는 유전체층의 증착, 추가적인 에칭 및 폴리싱 단계, 추가적인 회로의 증착 등을 포함할 수 있지만, 그러나 이에 제한되지 않는다.
금속 상호연결부 또는 비아를 형성하기 위한 방법은 상부 표면(12)을 갖는 기판(10)을 제공하는 단계, 및 상부 표면(12) 위에 또는 상부 표면상에 상호연결층(14)을 형성하는 단계를 포함할 수 있다. 상호연결층(14)을 형성하는 방법은 상부 표면(12) 위에 또는 상부 표면상에 복수의 특징부(예를 들어, 16a, 16b)를 갖는 패터닝된 시드층(16)을 형성하는 단계, 시드층(16) 위에 금속 라인(18)을 선택적으로 증착하는 단계, 및 근처의 금속 라인들(18)[예를 들어, 제1 및 제2 금속 라인(18a, 18b)] 사이에 유전체층(20)을 증착하는 단계를 포함할 수 있다. 유전체층(20)은 유전체 물질, 로우(low)-k 물질, 또는 극도의(extreme) 로우-k 물질로부터 형성될 수 있다. 여기에 사용되는 바와 같이, "로우-k" 라는 문구는 실리콘 보다 작은 유전 상수를 갖는 물질을 지칭하며, "극도의 로우-k(ELK)" 라는 문구는 약 2.6 이하의 작은 유전 상수를 갖는 물질을 지칭한다. 일부 ELK 물질은 약 2.4 내지 약 2.6 범위에 속하는 유전 상수를 가질 수 있다. 여기에 사용되는 바와 같이, 패터닝된 시드층의 "특징부"는 시드층의 분리된 별개의 부품을 지칭한다.
도 2-4 및 도 6에 있어서, a-시리즈(도 2a, 3a, 4a 및 6a)는 관련된 구조물의 횡단면도이며, b-시리즈(도 2b, 3b, 4b 및 6b)는 관련된 구조물의 평면도이다. 도 2 및 도 3은 패터닝된 시드층(16)을 형성하는 일 실시예를 도시하고 있다. 도 2에 도시된 바와 같이, 베이스 시드층(15)이 기판(10)의 평탄한 상부 표면(12)상에 또는 상부 표면 위에 증착될 수 있다. 베이스 시드층(15)의 부분은 도 3에 도시된 바와 같이 패터닝된 시드층(16)을 형성하도록 제거될 수 있다. 이런 실시예에 있어서, 베이스 시드층(15)의 부분은 리소그래피(lithography) 및 선택적 에칭을 사용하여 제거될 수 있다. 대안적으로(alternatively), 패터닝된 시드층(16)은 도 2에 도시된 중간 단계 없이 직접 적용될 수 있다. 일부 실시예에 있어서, 패터닝된 시드층(16)의 두께는 1-100Å 일 수 있으며 또한 다른 실시예에서는 3-50Å 일 수 있다. 여기에 사용되는 바와 같이, "위에(over)" 라는 용어는 "바로 위에" 및 "위에, 그러나 바로 위에는 아닌"을 모두 포함하는 것으로 의도된다.
시드층(15, 16)은 금속 라인(들)(18)의 형성 중 전자 이송을 촉진시키는 도전율(conductivity) 층일 수 있다. 금속 라인(들)(18)은 일부 실시예에서는 직접적인 화학적 도금에 의해 또는 다른 실시예에서는 임의의 적절한 방법에 의해 패터닝된 시드층(16) 위에 증착될 수 있다. 시드층(15, 16)은 Cu, Ru, Co, Al, Fe, Mn, Zn, W, Sn, Ag, Au, Pt, Ta, Ti, 및 그 조합물과 같은 요소를 포함할 수 있지만, 그러나 이에 제한되지 않는다. 시드층(15, 16)은 RuO, RuTa, RuTi, CoO, MnO, CuCo, RuCu, TaCu, 또는 그 조합물과 같은 조성물(composition)을 포함할 수 있지만, 그러나 이에 제한되지 않는다.
도 4a 및 도 4b는 금속 라인(18)이 패터닝된 시드층(16) 위에 증착된 후 도 3의 구조물을 도시하고 있다. 금속 라인(18)은 구리(Cu), 금(Au), 은(Ag), 니켈(Ni), 로듐(Rh), 크롬(Cr), 아연(Zn), 주석(Sn), 카드뮴(Cd), 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 코발트(Co), 및 그 조성물을 포함하는 금속으로부터 형성될 수 있지만, 그러나 이에 제한되지 않는다.
일부 실시예에 있어서, 금속 라인의 높이(H)는 10-1000Å 또는 50-500Å 일 수 있다.
금속 라인(18)은 일부 실시예에서 레독스(redox) 증착 기술에 의해 형성될 수 있다. 레독스 증착 기술은 일부 실시예에서는 직접적인 화학적 도금일 수 있으며 또한 다른 실시예에서는 임의의 적절한 기술일 수 있다. 도 5는 구리 라인의 증착을 위한 레독스 증착 기술을 개략적으로 도시하고 있다. 도 5에 도시된 바와 같이, 도 3의 구조물은 구리 양이온(Cu2+ ) 및 환원제(reducing agent)를 포함하는 용액에 노출되며, 이것은 패터닝된 시드층(16)상의 구리의 증착 및 환원제의 산화로 나타난다. 적절한 환원제의 예는 차아인산염(hypophosphite)(H2PO2 - ), 수소화 붕소 나트륨(sodium borohydride)(NaBH4) 및 그 혼합물을 포함하지만, 그러나 이에 제한되지 않는다. 금속 라인(18)은 직접적인 화학적 도금 프로세스의 결과로서 붕소 또는 인(phosphorous)과 같은 오염물을 포함할 수 있다. 도 15는 구리층(18)이 루테늄 시드층(15) 상에 증착된 구조물의 횡단면도를 도시하고 있으며, 이것은 실리콘 기판(10)상에 증착된다.
도 6에 도시된 바와 같이, 장벽층(22)이 금속 라인(18)의 둘레에 형성될 수 있다. 장벽층(22)은 주변 유전체 물질(20)(도 8) 내로 금속 라인(18)에 존재하는 요소(예를 들어, 금속)의 확산(diffusion)에 대한 장벽으로서 작용하는 물질로 형성될 수 있다. 또한, 장벽층(22)은 금속 라인(18)과 장벽층(20) 사이의 고착(adhesion)을 강화할 수 있다. 도 6에 도시된 바와 같이, 제1 금속 라인(16a), 제2 금속 라인(16b), 또는 제1 및 제2 금속 라인(16a, 16b)은 둥근 상부 표면을 가질 수 있다. 일부 실시예에 있어서, 제1 금속 라인(16a), 제2 금속 라인(16b), 또는 제1 및 제2 금속 라인(16a, 16b) 모두는 그 부분을 따라 또는 그 전체를 따라 둥근 상부 표면을 가질 수 있다.
도 7에 도시된 바와 같이, 일부 실시예에 있어서 장벽층(22a, 22b)은 제1 및 제2 금속 라인들(18a, 18b) 사이에서 연속적이지 않으며, 이것은 금속 라인들 근처에 있을 수 있다. 장벽층(22a, 22b)이 도 6에 도시된 바와 같이 연속적이지 않은 곳에서, 제1 및 제2 금속 라인들(18a, 18b) 사이에 단락 회로(short-circuit)를 형성하지 않고서도 장벽층(22a, 22b)이 도전성이거나 또는 비도전성인 것이 가능하다. 그러나, 장벽층(22a, 22b)이 도전성 물질을 포함한다면, 그러면 장벽층(22a, 22b)은 제1 및 제2 금속 라인들(18a, 18b) 사이에 단락 회로를 형성하는 것을 피하기 위해 도 7에 도시된 바와 같이 불연속적이어야만 한다. 여기에 사용되는 바와 같이, 제1 및 제2 금속 라인(18a, 18b)은 근처의 금속 라인일 수 있으며 또한 그 반대일 수도 있다. 이런 불연속적인 장벽층(22a, 22b)은 일부 실시예에서는 에칭을 갖는 또는 갖지 않는 화학 기상 증착 프로세스를 사용하여, 또한 다른 실시예에서는 임의의 적절한 프로세스를 사용하여 형성될 수 있다. 장벽층(22)을 증착하기 위한 적절한 프로세스는 마스킹(masking) 기술(리소그래피와 같은)을 갖는 또는 갖지 않는 화학 기상 증착(CVD) 기술 또는 물리적 기상 증착(PVD) 기술을 포함하지만, 그러나 이에 제한되지 않는다. CVD 및 PVD 기술의 예는 대기압 화학 기상 증착(APCVD), 원자층 증착(ALD), 플라즈마 강화 화학 기상 증착(PECVD), 금속 유기물 화학 기상 증착(MOCVD), 및 스퍼터링을 포함하지만, 그러나 이에 제한되지 않는다.
장벽층(22a, 22b)은 (ⅰ)장벽층(22a, 22b)이 근처의 금속 라인들(18a, 18b) 사이에서 기판(18) 위에 증착되지 않도록 장벽 물질을 선택적으로 증착함으로써, (ⅱ)근처의 금속 라인들(18a, 18b) 사이에 증착된 장벽 물질을 제거하기 위해 장벽층(22a, 22b)을 에칭함으로써, 또는 (ⅲ)상기 (ⅰ) 및 (ⅱ) 모두에 의해 형성될 수 있다. 도 7에 도시된 바와 같이, 장벽층(22a, 22b)이 도전성이라면, 근처의 시드 물질(16a, 16b) 사이에서 또는 이 모두에서 근처의 금속 라인들(18a, 18b)을 연결하는 기판(10)상에 또는 기판 위에 증착되는 연속적인 장벽층(22a, 22b)이 없다. 예를 들어, 도전성 장벽층(22a, 22b)은 Co, CoO, CoN, Ta, TaN, TaO, Ru, RuO, RuN, Mn, MnO, MnN, Ti, Tin, W, WO 와 같은 물질을 포함할 수 있지만, 그러나 이에 제한되지 않는다.
다른 실시예에 있어서, 도 6에 도시된 바와 같이, 장벽층(22a, 22b)은 유전체 물질을 포함한다. 이런 비도전성 물질은 근처의 라인들 사이에 단락 회로를 초래하지 않고서도 근처의 금속 라인들(18a, 18b) 사이에, 근처의 시드 물질들(16a, 16b) 사이에, 또는 금속 라인들 사이 및 시드 물질들 사이 모두에 존재할 수 있다. 장벽층(22a, 22b)이 유전체 장벽층일 때, 장벽층(22a, 22b)은 로우-k 물질 또는 극도의 로우-k 물질로 형성될 수 있다. 예를 들어, 장벽층(22a, 22b)은 AlxOy, AlxNy, SiC, SiOxNy, 및 그 조합물을 포함할 수 있지만, 그러나 이에 제한되지 않는다.
일부 실시예에 있어서, 금속 라인(18)의 증착 이후에, 유전체층(20)이 근처의 금속 라인들(18a, 18b) 사이에 또한 이들 위에 증착된다. 도 8은 유전체층(20)이 근처의 금속 라인들(18a, 18b) 사이에 또한 이들 위에 증착된 후 도 6의 구조물의 횡단면도를 도시하고 있다.
일부 실시예에 있어서, 방법은 도 8에 도시된 바와 같이 상호연결층(14)을 평탄화하는 단계를 포함한다. 평탄화 단계는 일부 실시예에서는 화학적 기계적 폴리싱에 의해 또한 다른 실시예에서는 다른 적절한 기술에 의해 달성될 수 있다. 일부 실시예에 있어서, 평탄화 단계(110)는 장벽층(22) 또는 금속 라인(18)을 평탄화하지 않고 유전체층(20)을 평탄화하는 단계를 포함할 수 있다. 다른 실시예에 있어서, 상호연결층(14)이 평탄화 레벨(26)로 평탄화되는 것과 같이, 평탄화 단계(110)는 유전체층, 장벽층(22), 및 금속 라인(18)을 평탄화하는 단계를 포함한다.
일부 실시예에 있어서, 유전체층(20)은 금속 라인(18) 및 장벽층(22) 위로 연장한다. 도 9 및 도 10에 도시된 바와 같이, 이런 실시예에 있어서, 방법은 상호연결층(14)의 상부 표면(30)으로부터 금속 라인(18)으로 연장하는 비아(28)를 형성하는 단계를 추가로 포함한다. 비아(28)는 도 9에 도시된 바와 같이 유전체층(20) 내에서 수직 채널(32)을 선택적으로 에칭함으로써, 이어서 도 10에 도시된 바와 같이 비아(28)를 형성하기 위해 도전성 물질(34)로 채널(32)을 채움으로써 형성될 수 있다. 비아(28)의 벌크(bulk) 채움에 이어, 상호연결층(14)이 평탄화될 수 있다. 금속 라인(18) 및 비아(28)는 서로 전기적으로 연결될 수 있다. 일부 실시예에 있어서, 비아(28)의 대부분은 금속 라인(18)에 의해 형성되므로, 이 단계 중 높은 종횡비의 구조물이 형성되지 않으며 또한 비아(28)는 단일-다마신 기술과 같은 기술을 사용하여 형성될 수 있다.
일부 실시예에 있어서, 프로세스는 상호연결층(14) 위에 추가적인 구조물(36)을 증착하는 단계도 포함할 수 있다. 도 11은 비아(28)의 부분으로서 제2 금속 라인(38)의 증착 이후의, 추가적인 구조물(36)이 상호연결층(14) 위에 증착되는 실시예를 도시하고 있다. 도 12는 금속 라인(18) 아래로의[즉, 도 8의 평탄화 레벨(26)로의] 평탄화 이후의, 추가적인 구조물(36)이 상호연결층(14) 위에 증착되는 실시예를 도시하고 있다. 도 12에 도시된 바와 같이, 제1 금속 라인(16a), 제2 금속 라인(16b), 또는 제1 및 제2 금속 라인 모두는 실질적으로 평평한 상부 표면을 가질 수 있다.
도 11 및 도 12에 도시된 바와 같이, 추가적인 구조물(36)은 금속 라인(18)에 의해, 선택적으로 제2 금속 라인(34)에 의해 기판(10)에 전기적으로 연결될 수 있다. 추가적인 구조물(36)은 도전성 라인, 비아, 커패시터, 인덕터(inductor), 접합 패드, 더미(dummy) 패턴, 또는 집적 회로의 상호연결층에 포함하기에 적절한 임의의 다른 구조물일 수 있다.
도 13은 중간층(38)이 추가적인 구조물(36) 위에 증착된 도 11의 구조물을 도시하고 있다. 또한, 제3 및 제4 특징부(16c, 16d)를 갖는 제2시드층이 중간층(38) 위에 증착된다. 제3 및 제4 금속 라인(18c, 18d)은 제3 및 제4 특징부(16c, 16d)상에 증착된다. 제3 및 제4 장벽층(22c, 22d)은 제3 및 제4 금속 라인(18c, 18d)상에 증착된다. 마지막으로, 유전체 물질(40)이 제3 및 제4 금속 라인들(18c, 18d) 사이에 증착된다. 제1 및 제2 금속 라인(18a, 18b)의 모든 면들은 그 형성, 특성, 조성물 및 이들을 둘러싸는 부품을 포함하여 제3 및 제4 금속 라인(18c, 18d)에 적용될 수 있다.
적어도 하나의 금속 라인의 폭은 일 실시예에서 금속 라인의 높이의 적어도 5배일 수 있으며, 모든 금속 라인의 폭은 다른 실시예에서 높이의 적어도 5배일 수 있다. 또 다른 실시예에 있어서, 금속 라인 또는 라인들의 폭은 < 1H 일 수 있으며, 또는 1H 내지 2H 의 범위에 속할 수 있으며, 또는 2H 내지 3H 의 범위에 속할 수 있으며, 또는 3H 내지 4H 의 범위에 속할 수 있으며, 또는 4H 내지 5H 의 범위에 속할 수 있으며, 또는 그 임의의 조합(예를 들어, < 2H 또는 > 3H 또는 1 내지 5H 의 범위)에 속할 수 있다.
도 14는 다양한 폭을 갖는 금속 라인(18)의 폭(W) 및 높이(H)의 횡단면도를 도시하고 있다. 도시된 바와 같이, 가장 넓은 금속 라인(도 14c)은 실질적으로 평평한 상부를 갖지만, 도 14a 및 도 14b의 좁은 금속 라인은 둥근 상부를 갖는다. 일부 실시예에 있어서, 반도체 구조물의 형성 시 후속의 층들을 증착하기 위해 실질적으로 평평한 상부가 제공된다.
이제, 도 11 및 도 12에 도시된 바와 같은 반도체 구조물(2)이 서술된다. 반도체 구조물(2)은 상부 표면(12)을 갖는 기판(10); 및 상부 표면(2) 위의 중간층(14)을 포함할 수 있다. 중간층(14)은 기판(12) 위의 패터닝된 시드층(16), 시드층(16) 위의 적어도 2개의 금속 라인(18), 및 근처의 금속 라인들(18a, 18b) 사이의 유전체 물질(20)을 포함할 수 있다.
장벽층(22)은 금속 라인(18)의 횡방향 부분, 금속 라인(18)의 상부 부분, 또는 상기 횡방향 부분 및 상부 부분 모두를 둘러쌀 수 있다. 유전체층(20)은 일부 실시예에서는 극도의 로우-k 유전체 물질 또는 로우-k 유전체 물질로, 또한 다른 실시예에서는 임의의 다른 적절한 유전체 물질로 형성될 수 있다. 금속 라인(18)은 금속(예를 들어, 구리)을 포함할 수 있으며, 장벽층(22)은 금속(예를 들어, 구리)의 이주(migration)(예를 들어, 확산)에 대한 장벽일 수 있다. 추가적인 구조물(36)이 상호연결층(14) 위에 증착될 수 있다. 도 11은 비아(28)의 부분으로서 제2 금속 라인(38)의 증착 이후의, 추가적인 구조물(36)이 상호연결층(14) 위에 증착되는 실시예를 도시하고 있다. 도 12는 금속 라인(18) 아래로의[즉, 도 8의 평탄화 레벨(26)로의] 평탄화 이후의, 추가적인 구조물(36)이 상호연결층(14) 위에 증착되는 실시예를 도시하고 있다.
본 발명의 폭넓은 형태 중 하나는 반도체 구조물을 포함한다. 반도체 구조물은 상부 표면을 갖는 기판; 및 상부 표면 위의 상호연결층을 포함할 수 있다. 상호연결층은 기판 위에 제1 특징부 및 제2 특징부를 갖는 패터닝된 시드층을 포함할 수 있다. 제1 금속 라인은 제1 특징부 위에 있을 수 있으며, 또한 제2 금속 라인은 제2 특징부 위에 있을 수 있다. 유전체 물질은 제1 금속 라인과 제2 금속 라인 사이에 배치될 수 있다. 제1 금속 라인은 둥근 상부 표면을 갖는다.
일부 실시예에 있어서, 제1 금속 라인의 폭은 제1 금속 라인의 높이의 5배 미만이다.
일부 실시예에 있어서, 제2 금속 라인은 실질적으로 평평한 상부 표면을 갖는다.
일부 실시예에 있어서, 제2 금속 라인의 폭은 제2 금속 라인의 높이의 적어도 5배이다.
일부 실시예에 있어서, 시드층은 Cu, Ru, Co, Al, Fe, Mn, Zn, W, Sn, Ag, Au, Pt, Ta, Ti, 및 그 조합물로 구성되는 그룹으로부터 선택된 요소를 포함할 수 있다.
일부 실시예에 있어서, 제1 금속 라인, 제2 금속 라인 또는 제1 및 제2 금속 라인 모두의 폭은 금속 라인의 높이의 적어도 5배이다.
일부 실시예에 있어서, 반도체 구조물은 적어도 2개의 금속 라인 위에 장벽층도 포함할 수 있다.
일부 실시예에 있어서, 장벽층은 근처의 금속 라인들 사이에서 연속적이지 않다.
일부 실시예에 있어서, 장벽층은 도전성이 아니다.
일부 실시예에 있어서, 추가적인 구조물은 상호연결층 위에 증착된다.
일부 실시예에 있어서, 반도체 구조물은 추가적인 구조물에 제1 금속 라인을 연결하는 비아를 추가로 포함한다.
본 발명의 폭넓은 형태 중 다른 하나는 금속 상호연결부 또는 비아를 형성하는 방법을 포함한다. 상기 방법은 상부 표면을 갖는 기판을 제공하는 단계; 및 상부 표면 위에 상호연결층을 형성하는 단계를 포함할 수 있다. 상호연결층을 형성하는 단계는 상부 표면 위에 제1 특징부 및 제2 특징부를 갖는 패터닝된 시드층을 형성하는 단계; 제1 특징부 위에 금속 라인을 또한 제2 특징부 위에 제2 금속 라인을 선택적으로 증착하는 단계; 및 근처의 금속 라인들 사이에 유전체층을 증착하는 단계를 포함할 수 있다. 제1 및 제2 금속 라인은 화학적 직접 도금을 포함하는 방법에 의해 증착될 수 있다.
일부 실시예에 있어서, 상호연결층을 형성하는 방법은 유전체층을 증착하기 전에 제1 및 제2 금속 라인 둘레에 장벽층을 형성하는 단계도 포함한다.
일부 실시예에 있어서, 장벽층은 화학 기상 증착 프로세스를 사용하여 형성된다.
일부 실시예에 있어서, 장벽층을 형성하는 단계는 장벽층이 제1 및 제2 금속 라인들 사이에서 기판 위에 증착되지 않도록 장벽 물질을 선택적으로 증착하는 단계를 포함한다.
일부 실시예에 있어서, 장벽층을 형성하는 단계는 제1 및 제2 금속 라인들 사이에 증착된 장벽 물질을 제거하도록 장벽층을 에칭하는 단계를 포함한다.
일부 실시예에 있어서, 상호연결층을 형성하는 단계는 유전체층을 평탄화하는 단계를 추가로 포함한다.
일부 실시예에 있어서, 제1 금속 라인, 제2 금속 라인, 또는 제1 및 제2 금속 라인 모두의 적어도 일부는 평탄화 중 평탄화된다.
일부 실시예에 있어서, 유전체층은 금속 라인 위로 연장하며, 또한 상호연결층을 형성하는 단계는 유전체층에 채널을 선택적으로 에칭하는 단계, 및 도전성 물질로 채널을 채우는 단계도 포함하며, 상기 금속 라인 및 도전성 물질은 서로 전기 통신된다.
일부 실시예에 있어서, 상기 방법은 상호연결층의 하나 또는 둘 이상의 금속 라인을 추가적인 구조물과 전기적으로 연결하는 단계도 포함한다.
일부 실시예에 있어서, 기판은 구조적 기판이다.
일부 실시예에 있어서, 상기 방법은 화학적 직접 도금을 사용하여 시드층 위에 금속 라인을 선택적으로 증착하는 단계를 포함한다.
일부 실시예에 있어서, 적어도 하나의 금속 라인의 폭은 금속 라인의 높이의 적어도 5배이다.
일부 실시예에 있어서, 상기 방법은 상호연결층 위에 추가적인 금속 라인을 증착하는 단계도 포함한다. 추가적인 금속 라인은 제3 특징부 및 제4 특징부를 갖는 패터닝된 제2 시드층을 상호연결층 위에 형성하는 단계, 및 제3 특징부 위에 제3 금속 라인을 또한 제4 특징부 위에 제4 금속 라인을 선택적으로 증착하는 단계를 포함하는 방법에 의해 증착될 수 있다. 제3 및 제4 금속 라인은 화학적 직접 도금을 포함하는 방법에 의해 증착될 수 있다.
본 발명의 폭넓은 형태 중 또 다른 하나는 금속 상호연결부 또는 비아를 형성하기 위한 방법을 포함한다. 상기 방법은 상부 표면을 갖는 기판을 제공하는 단계; 상부 표면 위에 상호연결층을 형성하는 단계; 및 상호연결층 위에 추가적인 구조물을 형성하는 단계를 포함할 수 있다. 상호연결층을 형성하는 단계는 상부 표면 위에 패터닝된 시드층을 형성하는 단계, 시드층 위에 적어도 2개의 금속 라인을 선택적으로 증착하는 단계, 금속 라인 둘레에 장벽층을 형성하는 단계, 및 근처의 금속 라인들 사이에 유전체층을 증착하는 단계를 포함할 수 있다. 금속 라인들 중 하나 또는 둘 이상은 추가적인 구조물과 전기 통신될 수 있다.
서술한 바는 단순히 본 발명의 원리를 설명한다. 따라서, 본 기술분야의 숙련자가 여기에 명확하게 서술 또는 도시되지 않았지만 본 발명의 원리를 구현하고 그 정신 및 범위 내에 포함되는 다양한 배치를 창안할 수 있음을 인식해야 한다. 또한, 여기에 언급된 모든 예 및 조건부 용어는 주로 명백히 교육적 목적이어야만 되고 또한 본 기술분야의 발전에 있어 본 발명의 원리 및 본 발명자에 의해 기여된 개념의 이해 시 읽는 사람을 돕기 위해서만이며, 또한 이런 특정하게 언급된 예 및 조건에 대한 제한 없이 해석되어야만 하는 것으로 명백히 의도된다. 더욱이, 그 특정한 예뿐만 아니라 본 발명의 원리, 면, 및 실시예를 여기에 언급하는 모든 서술은 그 구조적 및 기능적 등가물을 포함하는 것으로 의도된다. 또한, 이런 등가물은 현재 알려진 등가물 및 미래에 개발될 등가물, 즉 구조에 관계없이 동일한 기능을 수행하도록 개발된 임의의 요소를 모두 포함하는 것으로 의도된다.
예시적인 실시예의 서술은 첨부한 도면과 관련하여 판독되는 것으로 의도되며, 이것은 씌여진 전체 서술의 부분인 것으로 간주된다. 서술에 있어서, "하부", "상부", "수평", "수직", "위", "아래", "위로", "아래로", "상부" 및 "바닥"은 그 파생어들(예를 들어, "수평으로", "수직으로", "위로" 등등)도 서술된 바와 같은 또는 논의 중인 도면에 도시된 바와 같은 방향을 지칭하는 것으로 해석되어야 한다. 이들 상대적인 용어들은 서술의 편의를 위한 것이며 또한 장치가 특정한 방향으로 구성 또는 작동될 것을 요구하지 않는다. "연결된" 및 "상호연결된"과 같은 부착, 연결에 관한 용어들은 명확히 서술되지 않는 한 이동 가능하거나 단단한 부착 또는 관계 모두 뿐만 아니라 개재하는(intervening) 구조물을 통해 직접적으로 또는 간접적으로 서로 고정 또는 부착되는 관계를 지칭한다.
서술한 바는 예시적인 실시예의 관점에서 서술되었다. 오히려, 첨부한 청구범위는 본 발명의 실시예 및 다른 변형예를 포함하도록 폭넓게 해석되어야 하며, 이것은 서술한 바의 등가물의 범주 및 범위로부터의 일탈 없이 본 기술분야의 통상의 숙련자에 의해 이루어질 수 있다.
10: 기판 12: 상부 표면
15, 16: 시드층 18: 금속 라인
20: 유전체층 22: 장벽층

Claims (10)

  1. 반도체 구조물에 있어서,
    평탄한 상부 표면을 갖는 기판;
    상기 평탄한 상부 표면 위의 상호연결층; 및
    상기 상호연결층 위의 추가적인 구조물을 포함하며,
    상기 상호연결층은,
    상기 평탄한 상부 표면 위의 제1 특징부 및 제2 특징부를 갖는 패터닝된 시드층,
    상기 제1 특징부 위의 제1 금속 라인으로서, 상기 제1 금속 라인은 둥근 상부 표면을 갖는 것인, 상기 제1 금속 라인,
    상기 제2 특징부 위의 제2 금속 라인,
    상기 제1 금속 라인과 제2 금속 라인 사이에 있되 상기 제1 금속 라인과 상기 제2 금속 라인 위로 연장되는 유전체 물질, 및
    상기 유전체 물질 내에서 상기 제1 금속 라인 또는 상기 제2 금속 라인 중 적어도 하나 상에 배치된 비아를 포함하고,
    상기 비아는 상기 제1 금속 라인 또는 상기 제2 금속 라인 중 적어도 하나를 상기 추가적인 구조물에 전기적으로 연결하는 것인, 반도체 구조물.
  2. 제1항에 있어서,
    상기 제1 금속 라인의 폭은 상기 제1 금속 라인의 높이의 5배 미만인 것인, 반도체 구조물.
  3. 제1항에 있어서,
    상기 제2 금속 라인은 평평한 상부 표면을 가지며, 상기 제2 금속 라인의 폭은 상기 제2 금속 라인의 높이의 적어도 5배인 것인, 반도체 구조물.
  4. 제1항에 있어서,
    상기 패터닝된 시드층은 Cu, Ru, Co, Al, Fe, Mn, Zn, W, Sn, Ag, Au, Pt, Ta, Ti, 및 그 조합들로 이루어진 그룹으로부터 선택되는 요소를 포함하는 것인, 반도체 구조물.
  5. 제1항에 있어서,
    적어도 2개의 금속 라인들 위에 장벽층을 더 포함하는, 반도체 구조물.
  6. 삭제
  7. 금속 상호연결부 또는 비아를 형성하기 위한 방법에 있어서,
    평탄한 상부 표면을 갖는 기판을 제공하는 단계;
    상기 평탄한 상부 표면 위에 상호연결층을 형성하는 단계; 및
    상기 상호연결층 위에 추가적인 구조물을 형성하는 단계를 포함하며,
    상기 상호연결층을 형성하는 단계는,
    상기 평탄한 상부 표면 위에 제1 특징부 및 제2 특징부를 갖는 패터닝된 시드층을 형성하는 단계,
    상기 제1 특징부 위에 제1 금속 라인과, 상기 제2 특징부 위에 제2 금속 라인을 선택적으로 증착하는 단계로서, 상기 제1 및 제2 금속 라인은 화학적 직접 도금을 포함하는 방법에 의해 증착되는 것인, 상기 제1 금속 라인 및 상기 제2 금속 라인을 선택적으로 증착하는 단계,
    상기 제1 및 제2 금속 라인들 사이와 상기 제1 및 제2 금속 라인들 위에 유전체층을 증착하는 단계, 및
    상기 유전체층 내에서 상기 제1 금속 라인 또는 상기 제2 금속 라인 중 적어도 하나 상에 비아를 형성하는 단계를 포함하며,
    상기 비아는 상기 제1 금속 라인 또는 상기 제2 금속 라인 중 적어도 하나를 상기 추가적인 구조물에 전기적으로 연결하는 것인, 금속 상호연결부 또는 비아를 형성하기 위한 방법.
  8. 제7항에 있어서,
    상기 유전체층은 상기 제1 금속 라인, 상기 제2 금속 라인, 또는 상기 제1 및 제2 금속 라인 모두의 위로 연장하며,
    상기 상호연결층을 형성하는 단계는,
    상기 유전체층 내에서 채널을 선택적으로 에칭하는 단계, 및
    상기 채널을 도전성 물질로 채우는 단계를 더 포함하며,
    상기 금속 라인 및 상기 도전성 물질은 서로 전기적으로 도통되는 것인, 금속 상호연결부 또는 비아를 형성하기 위한 방법.
  9. 제7항에 있어서,
    상기 상호연결층 위에 추가적인 금속 라인들을 증착하는 단계를 더 포함하며,
    상기 추가적인 금속 라인들을 증착하는 단계는,
    상기 상호연결층 위에 제3 특징부 및 제4 특징부를 갖는 패터닝된 제2 시드층을 형성하는 단계, 및
    상기 제3 특징부 위에 제3 금속 라인과, 상기 제4 특징부 위에 제4 금속 라인을 선택적으로 증착하는 단계를 포함하며,
    상기 제3 및 제4 금속 라인은 화학적 직접 도금을 포함하는 방법에 의해 증착되는 것인, 금속 상호연결부 또는 비아를 형성하기 위한 방법.
  10. 금속 상호연결부 또는 비아를 형성하기 위한 방법에 있어서,
    평탄한 상부 표면을 갖는 기판을 제공하는 단계;
    상기 평탄한 상부 표면 위에 상호연결층을 형성하는 단계; 및
    상기 상호연결층 위에 추가적인 구조물을 형성하는 단계를 포함하며,
    상기 상호연결층을 형성하는 단계는,
    상기 평탄한 상부 표면 위에 패터닝된 시드층을 형성하는 단계,
    상기 시드층 위에 적어도 2개의 금속 라인들을 선택적으로 증착하는 단계,
    상기 금속 라인 둘레에 장벽층을 형성하는 단계,
    인접한 금속 라인들 사이와 상기 금속 라인들 위에 유전체층을 증착하는 단계, 및
    상기 유전체층 내에서 상기 금속 라인들 중 적어도 하나 상에 비아를 형성하는 단계를 포함하며,
    상기 비아는 상기 금속 라인들 중 적어도 하나를 상기 추가적인 구조물에 전기적으로 연결하는 것인, 금속 상호연결부 또는 비아를 형성하기 위한 방법.
KR20130071148A 2013-03-12 2013-06-20 화학적 직접 패턴 도금 상호연결 금속화 및 이에 의해 생산된 금속 구조물 KR101486143B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361777222P 2013-03-12 2013-03-12
US61/777,222 2013-03-12
US13/832,195 US9564398B2 (en) 2013-03-12 2013-03-15 Chemical direct pattern plating interconnect metallization and metal structure produced by the same
US13/832,195 2013-03-15

Publications (2)

Publication Number Publication Date
KR20140111911A KR20140111911A (ko) 2014-09-22
KR101486143B1 true KR101486143B1 (ko) 2015-01-23

Family

ID=51523905

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130071148A KR101486143B1 (ko) 2013-03-12 2013-06-20 화학적 직접 패턴 도금 상호연결 금속화 및 이에 의해 생산된 금속 구조물

Country Status (2)

Country Link
US (4) US9564398B2 (ko)
KR (1) KR101486143B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10541218B2 (en) * 2016-11-29 2020-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layer structure and fabrication method therefor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040058950A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
JP2004221334A (ja) * 2003-01-15 2004-08-05 Seiko Epson Corp 金属素子形成方法、半導体装置の製造方法及び電子デバイスの製造方法、半導体装置及び電子デバイス、並びに電子機器
US7312146B2 (en) 2004-09-21 2007-12-25 Applied Materials, Inc. Semiconductor device interconnect fabricating techniques
KR20120130636A (ko) * 2011-05-23 2012-12-03 주식회사 아모그린텍 내장형 안테나 및 그 제조방법

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6117784A (en) 1997-11-12 2000-09-12 International Business Machines Corporation Process for integrated circuit wiring
US6436816B1 (en) 1998-07-31 2002-08-20 Industrial Technology Research Institute Method of electroless plating copper on nitride barrier
US6555908B1 (en) * 2000-02-10 2003-04-29 Epic Technologies, Inc. Compliant, solderable input/output bump structures
US6905950B2 (en) 2001-06-27 2005-06-14 Advanced Micro Devices, Inc. Growing copper vias or lines within a patterned resist using a copper seed layer
JP3990962B2 (ja) * 2002-09-17 2007-10-17 新光電気工業株式会社 配線基板の製造方法
JP2004304167A (ja) 2003-03-20 2004-10-28 Advanced Lcd Technologies Development Center Co Ltd 配線、表示装置及び、これらの形成方法
US7242097B2 (en) * 2003-06-30 2007-07-10 Intel Corporation Electromigration barrier layers for solder joints
US7042088B2 (en) * 2004-03-10 2006-05-09 Ho Tony H Package structure with two solder arrays
US7292055B2 (en) * 2005-04-21 2007-11-06 Endicott Interconnect Technologies, Inc. Interposer for use with test apparatus
JP4719009B2 (ja) * 2006-01-13 2011-07-06 ルネサスエレクトロニクス株式会社 基板および半導体装置
AU2007258784B2 (en) 2006-06-13 2012-09-20 Kingspan Research And Developments Limited A translucent panel
US20080079150A1 (en) * 2006-09-28 2008-04-03 Juergen Simon Die arrangement and method for producing a die arrangement
US20080122078A1 (en) * 2006-11-08 2008-05-29 Jun He Systems and methods to passivate on-die redistribution interconnects
US8193034B2 (en) * 2006-11-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure using stud bumps
US7573138B2 (en) * 2006-11-30 2009-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Stress decoupling structures for flip-chip assembly
KR100850212B1 (ko) * 2007-04-20 2008-08-04 삼성전자주식회사 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의제조방법
US8264072B2 (en) 2007-10-22 2012-09-11 Infineon Technologies Ag Electronic device
US7935408B2 (en) * 2007-10-26 2011-05-03 International Business Machines Corporation Substrate anchor structure and method
SG152101A1 (en) * 2007-11-06 2009-05-29 Agency Science Tech & Res An interconnect structure and a method of fabricating the same
US20090243100A1 (en) * 2008-03-27 2009-10-01 Jotaro Akiyama Methods to Form a Three-Dimensionally Curved Pad in a Substrate and Integrated Circuits Incorporating such a Substrate
US7964965B2 (en) * 2008-03-31 2011-06-21 Intel Corporation Forming thick metal interconnect structures for integrated circuits
US8168470B2 (en) * 2008-12-08 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure in substrate for IPD and baseband circuit separated by high-resistivity molding compound
US8368214B2 (en) * 2008-12-09 2013-02-05 Marvell World Trade Ltd. Alpha shielding techniques and configurations
US8701281B2 (en) * 2009-12-17 2014-04-22 Intel Corporation Substrate metallization and ball attach metallurgy with a novel dopant element
US8138014B2 (en) * 2010-01-29 2012-03-20 Stats Chippac, Ltd. Method of forming thin profile WLCSP with vertical interconnect over package footprint
US8563095B2 (en) * 2010-03-15 2013-10-22 Applied Materials, Inc. Silicon nitride passivation layer for covering high aspect ratio features
US8492197B2 (en) * 2010-08-17 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate
US8080445B1 (en) * 2010-09-07 2011-12-20 Stats Chippac, Ltd. Semiconductor device and method of forming WLP with semiconductor die embedded within penetrable encapsulant between TSV interposers
US8445990B2 (en) * 2010-12-10 2013-05-21 Stats Chippac, Ltd. Semiconductor device and method of forming an inductor within interconnect layer vertically separated from semiconductor die
US8329575B2 (en) * 2010-12-22 2012-12-11 Applied Materials, Inc. Fabrication of through-silicon vias on silicon wafers
US8508045B2 (en) * 2011-03-03 2013-08-13 Broadcom Corporation Package 3D interconnection and method of making same
US9190297B2 (en) * 2011-08-11 2015-11-17 Stats Chippac, Ltd. Semiconductor device and method of forming a stackable semiconductor package with vertically-oriented discrete electrical devices as interconnect structures
US8912668B2 (en) * 2012-03-01 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connections for chip scale packaging
US8653658B2 (en) * 2011-11-30 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Planarized bumps for underfill control
US8581239B2 (en) * 2012-01-19 2013-11-12 Chipbond Technology Corporation Package structure and semiconductor structure thereof
FR2994304A1 (fr) * 2012-08-02 2014-02-07 St Microelectronics Tours Sas Puce a montage en surface
US9818734B2 (en) * 2012-09-14 2017-11-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming build-up interconnect structures over a temporary substrate
US9343419B2 (en) * 2012-12-14 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for semiconductor package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040058950A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
JP2004221334A (ja) * 2003-01-15 2004-08-05 Seiko Epson Corp 金属素子形成方法、半導体装置の製造方法及び電子デバイスの製造方法、半導体装置及び電子デバイス、並びに電子機器
US7312146B2 (en) 2004-09-21 2007-12-25 Applied Materials, Inc. Semiconductor device interconnect fabricating techniques
KR20120130636A (ko) * 2011-05-23 2012-12-03 주식회사 아모그린텍 내장형 안테나 및 그 제조방법

Also Published As

Publication number Publication date
US20210272910A1 (en) 2021-09-02
US20200388575A1 (en) 2020-12-10
US11552018B2 (en) 2023-01-10
US10998269B2 (en) 2021-05-04
US20140264866A1 (en) 2014-09-18
US20170133324A1 (en) 2017-05-11
US10692814B2 (en) 2020-06-23
US9564398B2 (en) 2017-02-07
KR20140111911A (ko) 2014-09-22

Similar Documents

Publication Publication Date Title
TWI598996B (zh) 於半導體元件中製作互連之方法
US7449409B2 (en) Barrier layer for conductive features
US8691687B2 (en) Superfilled metal contact vias for semiconductor devices
TWI406361B (zh) 於互連應用中形成可靠介層接觸之結構及方法
CN100481380C (zh) 半导体元件中内连线结构的制造方法
US20150123279A1 (en) Structure and Method for Forming Interconnect Structure
KR101078738B1 (ko) 반도체 소자의 구리배선 및 그 형성방법
US7879720B2 (en) Methods of forming electrical interconnects using electroless plating techniques that inhibit void formation
KR20100127756A (ko) 구리 배선 구조에서 마이크로구조 변경
US20080318415A1 (en) Interconnect structures with encasing cap and methods of making thereof
US9269615B2 (en) Multi-layer barrier layer for interconnect structure
US8053894B2 (en) Surface treatment of metal interconnect lines
US20070023868A1 (en) Method of forming copper metal line and semiconductor device including the same
US11552018B2 (en) Chemical direct pattern plating method
US7446040B2 (en) Structure for optimizing fill in semiconductor features deposited by electroplating
US20140217591A1 (en) Multi-layer barrier layer for interconnect structure
JP2008515229A (ja) 後工程のための均一な銅相互接続部及び形成方法
US20230215807A1 (en) Chemical direct pattern plating method
US20060228934A1 (en) Conductive materials for low resistance interconnects and methods of forming the same
CN103094197A (zh) 互连结构制造方法
KR20080061018A (ko) 반도체소자의 제조방법
KR100702805B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20100045835A (ko) 금속 배선 형성방법
US20070134509A1 (en) Copper interconnection structure and method for forming same
KR20110114048A (ko) 메탈 라인을 갖는 반도체 소자 및 및 그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180108

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190109

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20200109

Year of fee payment: 6