KR20020090440A - 반도체 소자의 구리배선 형성방법 - Google Patents

반도체 소자의 구리배선 형성방법 Download PDF

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Abstract

본 발명은 구리 배선의 두께 균일도를 향상을 통하여 배선의 신뢰성을 향상시키기 위한 반도체 소자의 구리배선 형성방법에 관한 것으로, 하부 구리배선을 포함한 전면에 층간 절연막을 형성하고 상기 층간 절연막에 상기 하부 구리배선의 일영역을 노출시키는 듀얼 다마신 구조의 콘택홀을 형성하는 단계와, 전표면상에 배리어 금속막을 형성한 후 구리층을 증착하여 상기 콘택홀을 매립하는 단계와, 상기 콘택홀의 선폭 및 밀도차에 의하여 리세스가 발생되는 부분에 절연막을 매립하여 표면을 평탄화시키는 단계와, 전해 폴리싱 공정으로 상기 절연막이 형성되지 않은 부분의 구리층을 평탄화하는 단계와, 상기 절연막을 제거하고 평탄화 공정을 실시하는 단계와, 전면에 캡핑막을 형성하는 단계를 포함하여 형성한다.

Description

반도체 소자의 구리배선 형성방법{Method for Forming Copper Line of Semiconductor Device}
본 발명은 반도체 소자의 금속배선 형성공정에 관한 것으로 특히, 듀얼 다마신(Dual Damascene) 공정에 의한 반도체 소자의 구리배선 형성방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 구리배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 제조공정 단면도이다.
종래 배선 형성 방법은 우선, 도 1a에 도시된 바와 같이 하부 금속배선(12)이 형성된 제 1 층간 절연막(11)상에 제 2 층간 절연막(13)을 형성한다.
이어, 소정의 패터닝 공정으로 상기 하부 금속배선(12)의 일부분이 노출되도록 상기 제 2 층간 절연막(13)을 선택적으로 제거하여 비아(14) 및 트랜치(15a, b)로 이루어진 듀얼 다마신(Dual Damascene) 구조의 콘택홀(14)(15a)을 형성한다.
이때, 상기 트랜치(15a, b)는 상기 비아(14)의 상부뿐만 아니라 비아(14)가 없는 기판상의 소정 영역에도 형성하게 된다.
이어, 상기 콘택홀(14)(15a)을 포함한 전 표면상에 배리어 금속막(16)을 증착한다.
그리고, 전면에 상기 콘택홀(14)(15a)이 완전히 메워질 수 있는 충분한 두께의 구리층(17)을 증착한다.
이때, 상기 트랜치(15a, b)의 밀도 및 크기 차이에 의하여 상기 구리층(17) 증착 공정에서 구리층(17)의 표면에 단차가 발생하게 된다.
이는 도 1b에 도시된 바와 같이 CMP 공정으로 구리층(17)을 평탄화시키어 구리배선(17a)을 형성한 이후에까지 영향을 끼치어 구리배선(17a)의 두께가 불균일해 지는 원인이 된다.
즉, 도면에서와 같이 트랜치(15a, b)의 폭이 작고 밀한 부분의 구리배선(17a)은 두껍게 형성되고, 트랜치(15a, b) 폭이 크고 소한 부분의 구리배선(17a)은 얇게 형성되게 되어 배선의 균일도가 저하되는 것이다.
또한, 상기 CMP 공정에서 식각 타겟 물질인 상기 금속층(17)의 표면이 불균일함으로 인하여 공정중에 이로젼(Erosion) 내지 디싱(Dishing)의 발생 빈도가 증가하게 된다.
그러나, 상기와 같은 종래의 반도체 소자의 구리배선 형성방법은 다음과 같은 문제점이 있다.
첫째, 트랜치 밀도에 따라서 구리배선의 두께가 달라지므로 구리배선의 전기적 특성이 불균일해 진다.
둘째, CMP 공정의 피식각 물질층이 불균일하여 공정중에 이로젼(Erosion) 내지 디싱(Dishing)이 발생되므로 배선의 신뢰성 및 수명이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 구리배선의 균일성 및 공정 효율성을 향상시키기 위한 반도체 소자의 구리배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 제조공정 단면도
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 제 1 층간 절연막 22 : 하부 구리배선
23 : 제 2 층간 절연막 24 : 비아
25 : 트랜치 26 : 배리어 금속층
27 : 구리층 27a : 구리 플러그
28 : SOG막 29 : 캡핑층
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 구리배선 형성방법은 하부 구리배선을 포함한 전면에 층간 절연막을 형성하고 상기 층간 절연막에 상기 하부 구리배선의 일영역을 노출시키는 듀얼 다마신 구조의 콘택홀을 형성하는 단계와, 전표면상에 배리어 금속막을 형성한 후 구리층을 증착하여 상기 콘택홀을 매립하는 단계와, 상기 콘택홀의 선폭 및 밀도차에 의하여 리세스가 발생되는 부분에 절연막을 매립하여 표면을 평탄화시키는 단계와, 전해 폴리싱 공정으로 상기 절연막이 형성되지 않은 부분의 구리층을 평탄화하는 단계와, 상기 절연막을 제거하고 평탄화 공정을 실시하는 단계와, 전면에 캡핑막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 구리배선 형성방법을 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
우선, 도 2a에 도시된 바와 같이 하부 금속배선(22)이 형성된 제 1 층간 절연막(21)상에 제 2 층간 절연막(23)을 형성한다.
이때, 상기 제 1, 2 층간 절연막(21, 23)은 실리콘 산화막(SiO2)이나 FSG막과 같이 절연 상수(k)가 작은 물질을 이용하여 형성한다.
이어, 소정의 패터닝 공정으로 상기 제 2 층간 절연막(23)을 선택적으로 제거하여 상기 하부 금속배선(22)의 일부분이 노출되도록 비아(24) 및 트랜치(25a, 25b)를 형성한다.
이때, 상기 트랜치(25a, 25b)는 비아(24)의 상부 혹은 비아(24)가 형성되지 않은 제 2 층간 절연막(23)에 형성되며, 상기 비아(24)의 상부에 형성되는 트랜치(25a)와 상기 비아(24)는 듀얼 다마신 구조의 콘택홀(24)(25a)을 이룬다.
이어, RF 스퍼터링 또는 수소환원 세정 공정을 이용하여 상기 하부금속배선(22)의 표면을 세정한다.
그리도, 도 2b에 도시된 바와 같이 상기 콘택홀(24)(25a)을 포함한 전 표면상에 배리어 금속층(26)을 증착한다.
이때, 상기 배리어 금속층(26)은 탄탈륨(Ta), 탄탈륨 질화막(TaN) 등의 물질로 형성하며, 이온화된 금속 플라즈마 스퍼터링 방법으로 100∼800Å의 두께로 증착한다.
이어, 도 2c에 도시된 바와 같이 상기 콘택홀(24)(25a) 및 트랜치(25b)를 포함한 전면에 구리층(27)을 증착한다.
이때, 상기 구리층(27) 증착 공정은 매립특성 및 물성이 우수한 전해도금 방법을 사용한다. 즉, 상기 배리어 금속층(26)상에 스퍼터링 방법으로 500∼2000Å 두께의 구리 씨드층을 증착한 후, 구리 전해액(Electrolyte)내에서 표면의 구리 씨드층에 음극의 전해 포텐셜을 인가하여 전해액내의 구리이온을 환원시키어 이를 구리씨드층 위에 도금하여 형성한다.
상기 구리 전해액은 200∼250g/ℓ의 황산동(CuSO4·5H2O)과 40∼75g/ℓ의 황산(H2SO4)으로 구성되며, 상기 도금 온도 및 전해 포텐셜의 음극 전류 밀도는 각각 10∼80℃이고, 1∼50A/md2이다.
상기 공정 이후 표면 구리층(27)은 도면에서와 같이 트랜치(25a, 25b)의 선폭이 좁고 조밀한 부분에는 두껍게 형성되고 선폭이 넓은 부분에는 얇게 형성되게 된다.
이러한 표면 단차를 줄이기 위하여 도 2d에 도시된 바와 같이 평탄화가 용이하고 비교적 낮은 온도에서 공정 진행이 가능한 물질인 SOG막(28)을 상기 구리층(27)상에 도포한다. 이어, 베이킹(Baking) 및 큐어링(Curing) 공정을 실시하여 상기 구리층(27)이 얇게 형성된 부분 즉, 표면으로부터 오목하게 들어간 부분에 상기 SOG막(28)을 형성한다.
이때, 상기 SOG막(28)의 큐어링(Curing) 공정은 350∼400℃의 산소 분위기에서 실시한다.
이어, 도 2e에 도시된 바와 같이 구리 전해 폴리싱 공정을 진행하여 상기 구리층(27)을 평탄화시킨다.
상기 전해 폴리싱 공정이란 전기 화학적인 용해반응을 이용하여 금속의 표면을 에칭(Etching)하는 공정으로, 이때 전해 폴리싱 용액으로는 전해도금 용액, 질산과 메탄올의 혼합 용액, 인산과 물의 혼합 용액 중 어느 하나를 사용하며, 공정 온도는 상온 또는 상온 이하에서 실시한다.
보다 구체적으로, 상기 전해 폴리싱 공정은 상기 구리층(27)의 전기 포텐셜을 양극으로 유지하여 구리층(27) 표면에서 구리의 산화반응 즉, 구리의 전기 화학적 용해 반응을 일으켜 실시한다. 이때, 전해 폴리싱 용액에 노출된 구리층(27) 즉, 구리층(27)의 돌출부위가 먼저 용해되게 되어 상기 구리층(27)의 표면이 평탄화되게 된다.
이어, 세정 공정을 실시하여 도 2f에 도시된 바와 같이, 상기 SOG막(28)을 제거한 후, CMP 공정 및 세정 공정을 실시하여 상기 구리층(27)으로 구리플러그(27a)를 형성한다.
여기서, 상기 CMP 공정으로 상기 구리 플러그(27a)가 형성될 뿐만 아니라 상기 제 2 층간 절연막(23) 상부의 배리어 금속층(26)도 제거되게 된다.
그리고, 도 2g에 도시된 바와 같이 상기 구리 플러그(27a)의 구리원자가 상부 층간 절연층으로 확산되는 현상을 방지하기 위하여 전면에 캡핑층(29)을 형성하여 본 발명에 따른 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자의 구리배선 형성방법은 다음과 같은 효과가 있다.
첫째, 트랜치 밀도가 상이한 기판상에서 구리층의 매립이 용이해지므로 반도체 소자의 고속화 및 신뢰성을 향상시킬 수 있다.
둘째, 구리배선의 두께 균일성이 향상되므로 구리배선의 전기적 특성 및 신뢰성이 향상시킬 수 있다.
셋째, 트랜치의 선폭 및 밀도에 따른 구리층의 비평탄화로 인한 CMP 공정의 부담을 줄일 수 있으므로 공정 용이성이 향상시킬 수 있다.
넷째, 소자의 종류가 다를지라도 구리매립 공정 및 구리 CMP 공정의 조건을 단순화시킬 수 있으므로 생산효율을 향상시킬 수 있다.
다섯째, CMP 공정시 발생되는 이로젼(Erosion), 디싱(Dishing)등과 같은 공정 결함을 줄일 수 있다.
여섯째, 전해 폴리싱 후의 잔류 구리층의 두께가 얇고 균일하므로 CMP 공정의 효율을 향상시킬 수 있다.

Claims (6)

  1. 하부 구리배선을 포함한 전면에 층간 절연막을 형성하고 상기 층간 절연막에 상기 하부 구리배선의 일영역을 노출시키는 듀얼 다마신 구조의 콘택홀을 형성하는 단계;
    전표면상에 배리어 금속막을 형성한 후 구리층을 증착하여 상기 콘택홀을 매립하는 단계;
    상기 콘택홀의 선폭 및 밀도차에 의하여 리세스가 발생되는 부분에 절연막을 매립하여 표면을 평탄화시키는 단계;
    전해 폴리싱 공정으로 상기 절연막이 형성되지 않은 부분의 구리층을 평탄화하는 단계;
    상기 절연막을 제거하고 평탄화 공정을 실시하는 단계;
    전면에 캡핑막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  2. 제 1항에 있어서, 상기 절연막은 SOG(Spin On Glass)막인 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  3. 제 1 항에 있어서, 상기 구리층의 전면에 절연막을 도포한 후, 베이킹(Baking) 공정 및 큐어링(Curing) 공정을 실시하여 상기 리세스 부분에만 절연막을 형성함을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  4. 제 3항에 있어서, 상기 큐어링 공정은 350∼400℃ 온도의 산소 가스 분위기에서 실시함을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  5. 제 1 항에 있어서, 상기 전해 폴리싱 공정은 구리층에 양의 전기 포텐셜을 인가하여 구리층의 산화반응 즉, 전기 화학적 용해반응을 일으키어 실시하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  6. 제 4항에 있어서, 상기 전해 폴리싱 공정은 전해도금 용액, 질산과 메탄올의 혼합용액, 인산과 물의 혼합 용액 중 어느 하나를 사용하여 상온 또는 상온 이하의 온도에서 실시함을 특징으로 하는 반도체 소자의 구리배선 형성방법.
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* Cited by examiner, † Cited by third party
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