KR20000043056A - 반도체 소자의 구리 배선 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 구리(Cu) 배선 형성 방법에 관한 것으로, 비아홀 및 트렌치가 형성된 웨이퍼의 표면에 배리어 메탈층 및 구리 시드층을 형성한 후, 웨이퍼의 전기포텐셜을 음극으로 유지시켜 구리를 전해도금하고, 웨이퍼의 전기포텐셜을 양극으로 유지시켜 웨이퍼 표면에 도금된 불필요한 구리층의 부분을 전해폴리싱 방법으로 제거하고, 이와 같이 전기포텐셜의 전극을 바꾸어주면서 전해도금 공정과 전해폴리싱 공정을 적어도 1회 이상 반복하여 비아홀 및 트렌치에 구리 플러그와 구리 배선을 형성하고, 구리 배선 상에 캡핑층을 형성하여 구리 배선을 완성시키므로써, 구리 배선을 형성하기 위한 화학적 기계적 연마 공정 없이 구리 플러그와 구리 배선을 형성할 수 있으며, 비아 매립 특성의 향상으로 구리 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 구리 배선 형성 방법에 관한 것이다.

Description

반도체 소자의 구리 배선 형성 방법
본 발명은 반도체 소자의 구리(Cu) 배선 형성 방법에 관한 것으로, 특히 구리 전해도금(electroplating) 및 구리 전해폴리싱(electropolishing)을 이용하여 구리 배선을 형성하므로써, 화학적 기계적 연마(CMP) 공정 없이 듀얼 다마신(dual damascene) 공정을 진행할 수 있고, 스텝 커버리지(step-coverage) 및 비아 매립 특성을 향상시킬 수 있는 반도체 소자의 구리 배선 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 금속 배선으로 널리 사용하는 금속으로 알루미늄(Al), 알루미늄 합금 및 텅스텐(W) 등이 있다. 그러나, 이러한 금속들은 반도체 소자가 고집적화됨에 따라 낮은 융점과 높은 비저항으로 인하여 초고집적 반도체 소자에 더 이상 적용이 어렵게 되었다. 따라서, 금속배선의 대체 재료에 대한 개발 필요성이 대두되고 있는 실정이다. 대체 재료로 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있으며, 이러한 물질들 중 비저항이 작고, 전자 이동(electromigration; EM)과 스트레스 이동(stress migration; SM) 등의 신뢰성이 우수하며, 생산원가가 저렴한 구리 및 구리 합금이 널리 적용되고 있는 추세이다.
기존의 구리 듀얼 다마신 공정에서는 비아홀(또는 콘택홀)과 트렌치(trench)에 구리를 증착하여 플러그와 배선을 동시에 형성한 후에 불필요한 웨이퍼 표면의 구리층을 화학적 기계적 연마 공정으로 제거시킨다. 그러나, 구리는 화학적 기계적 연마 공정에 사용되는 슬러리(slurry)에서 쉽게 산화되어 용해되기 때문에 평탄화시키기 어려운 금속으로 알려져 있다. 한편, 비아 매립 특성이 좋지 않을 경우에는 금속 배선이 단락 되거나, 신뢰성(특히, EM 및 SM)이 떨어지기 때문에 반도체 소자가 고집적화 될수록 스텝 커버리지 및 비아 매립 특성이 우수한 증착 방법이 요구되고 있다.
따라서, 본 발명은 금속 배선 재료로 전도성이 우수한 구리를 사용하되, 화학적 기계적 연마 공정 없이 듀얼 다마신 공정을 용이하게 진행할 수 있는 반도체 소자의 구리 배선 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 구리 증착시 스텝 커버리지 및 비아 매립 특성을 향상시켜 배선의 신뢰성을 향상 및 고집적화를 실현시킬 수 있는 반도체 소자의 구리 배선 형성 방법을 제공함에 있다.
본 발명의 또 다른 목적은 크기와 애스팩트 비가 서로 다른 비아홀이 웨이퍼에 존재하거나, 폭과 깊이가 서로 다른 트렌치가 존재하는 경우에도 구리를 동시에 매립시킬 수 있게하여 배선 설계 및 공정을 용이하게 할 수 있는 반도체 소자의 구리 배선 형성 방법을 제공함에 있다.
이러한 목적들을 달성하기 위한 본 발명의 구리 배선 형성 방법은 비아홀 및 트렌치가 형성된 웨이퍼가 제공되는 단계; 상기 웨이퍼 표면에 배리어 메탈층 및 구리 시드층을 형성하는 단계; 상기 웨이퍼의 전기포텐셜을 음극으로 유지시켜 구리를 전해도금하고, 이로 인하여 구리층이 형성되는 단계; 상기 웨이퍼의 전기포텐셜을 양극으로 유지시켜 웨이퍼 표면에 도금된 불필요한 구리층의 부분을 전해폴리싱으로 제거하고, 이로 인하여 상기 비아홀 및 트렌치에 구리 플러그와 구리 배선이 형성되는 단계; 및 상기 구리 배선 상에 캡핑층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1(a) 내지 도 1(f)는 본 발명의 실시예에 따른 반도체 소자의 구리 배선 형성 방법을 설명하기 위해 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 기판 2: 도전층
3: 층간 유전체층 4: 비아홀 (또는 콘택홀)
5: 트렌치 6: 배리어 메탈층
7A: 구리 시드층 7B: 구리 플러그
7C: 구리 배선 7: 구리층
8: 캡핑층
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1(a) 내지 도 1(f)는 본 발명의 실시예에 따른 반도체 소자의 구리 배선 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판(1)에 도전층(2)을 형성한다. 도전층(2)을 포함한 기판(1) 전체구조상에 층간 유전체층(inter-level dielectrics layer; 3)을 형성한다. 듀얼 다마신 공정을 진행하기 위해 층간 유전체층(3)에 비아홀 또는 콘택홀(4) 및 트렌치(5)를 형성한다.
상기에서, 층간 유전체층(3)은 저 유전 상수 값을 갖는 유전체 물질로 형성하거나 실리콘 산화물로 형성한다.
도 1(b)를 참조하면, 비아홀(4) 및 트렌치(5)가 형성된 층간 유전체층(3)의 표면에 배리어 메탈층(6)을 형성한다.
상기에서, 배리어 메탈층(6)은 탄탈륨(Ta)을 300 내지 500Å의 두께로 증착한 후, 그 상부에 300 내지 1000Å의 두께로 탄탈륨 나이트라이드(TaN)를 증착하여 형성되며, 이 배리어 메탈층(6)은 후에 형성되는 구리층으로부터의 구리 원자가 층간 유전체층(3)으로 확산하는 것을 방지하는 역할을 한다.
도 1(c)를 참조하면, 배리어 메탈층(6) 상에 구리를 전해도금하기 위한 구리 시드층(Cu seed layer; 7A)을 형성시킨다.
상기에서, 구리 시드층(7A)은 무전해 도금, 스퍼터링 또는 화학 기상 증착(CVD) 방법에 의해 300 내지 1000Å의 두께로 형성시킨다.
도 1(d)를 참조하면, 구리 시드층(7A)이 형성된 웨이퍼의 전기포텐셜(electropotential)을 음극으로 유지시켜 구리를 전해도금하여, 비아홀(4) 및 트렌치(5)가 매립되는 구리층(7)을 형성한다.
상기에서, 구리 전해도금을 하기 위해서는 전기화학적인 셀(cell)을 구성하여야 하며, 전기화학적인 셀은 전극(음극과 양극), 전해액, 전원 공급 장치로 구성된다. 이러한 전기화학적인 셀을 구성한 후에, 전술한 바와 같이 구리 시드층(7A)이 형성된 웨이퍼의 전기포텐셜을 음극으로 유지시켜 웨이퍼의 표면에 구리를 균일하게 전해도금하여 구리층(7)이 형성된다. 이러한 구리 전해도금 공정은 황산동(CuSO4·5H2O, 200 내지 50g/ℓ)과 황산(H2SO4, 40 내지 75g/ℓ)으로 이루어진 구리 전해도금 용액과, 20 내지 70℃의 도금온도와, 1 내지 10A/dm2의 음극 전류밀도 조건에서 진행된다.
도 1(e)를 참조하면, 구리 전해도금시에 웨이퍼에 부하되는 전기포텐셜을 음극에서 양극으로 바꾸어 웨이퍼의 전기포텐셜을 양극으로 유지시켜 웨이퍼 표면에 도금된 불필요한 구리층(7)의 부분을 전해폴리싱 방법으로 제거하고, 이로 인하여 구리층(7)은 비아홀(4)과 트렌치(5)에만 남게된다. 트렌치(5)에 남겨진 구리층(7)은 구리 배선(7C)이 되고, 비아홀(4)에 남겨진 구리층(7)은 구리 배선(7C)과 하부의 도전층(2)을 전기적으로 연결하는 구리 플러그(7B)가 된다.
상기에서, 전해폴리싱 공정은, 전술한 바와 같이 웨이퍼의 전기포텐셜을 양극으로 유지하면, 구리층(7) 표면에서는 구리의 산화반응 즉, 구리의 전기화학적인 용해반응이 일어나 전해도금된 구리층(7)이 제거되면서 평탄화된다. 구리층(7)의 표면이 평탄화되는 것은 전해폴리싱 시에 웨이퍼의 구리층(7)중에서 높이가 가장 높은 부위에 전류밀도가 집중되어 그 부분이 주로 용해되기 때문이다. 전해폴리싱 공정이란 전기화학적인 용해반응을 이용하여 금속의 표면을 균일하게 에칭하는 공정이다. 이때, 구리 전해폴리싱 용액으로는 전해도금 용액, 질산과 메탄올의 혼합용액 또는 인산과 물의 혼합용액이 모두 가능하며, 온도는 상온 또는 상온 이하이다.
도 1(f)를 참조하면, 구리 배선(7C) 상에 캡핑층(capping layer; 8)을 형성하여 본 발명의 구리 배선(7C)을 완성시킨다.
상기에서, 캡핑층(8)은 배리어 메탈층(6)과 동일한 물질을 증착하여 형성되며, 역할 또한 배리어 메탈층(6)과 동일하다.
상기한 본 발명의 실시예에서는 전기포텐셜의 전극을 바꾸어주면서 전해도금 공정과 전해폴리싱 공정을 1회 실시하여 구리 배선을 형성하는 방법을 설명하였지만, 전해도금 공정과 전해폴리싱 공정을 2회 이상 반복하여 구리 배선을 형성할 수도 있다. 이러한 공정의 반복 횟수가 많아질수록 비아 매립 특성이 향상되지만 비용이 증가하고 생산성이 떨어지는 단점이 있기 때문에 비아홀 및 트렌치의 크기와 애스팩트 비를 고려하여 그 횟수를 적절히 조절하는 것이 바람직하다. 즉, 트렌치의 크기가 감소되고 비아홀의 애스팩트 비가 증가될수록 스텝 커버리지 및 비아 매립 특성의 향상을 위해 공정의 반복 횟수를 늘리는 것이 바람직하다.
한편, 본 발명의 실시예에서 적용된 전해도금 공정과 전해폴리싱 공정으로 구리 배선을 형성할 경우, 크기와 애스팩트비가 서로 다른 비아홀이 웨이퍼에 존재하거나, 폭과 깊이가 서로 다른 트렌치가 존재하는 경우에도 구리의 동시 매립이 가능하다. 이는 구리층을 전해폴리싱 공정에 의해 평탄화시킬 수 있기 때문이다.
상술한 바와 같이, 본 발명은 구리 전해도금 및 구리 전해폴리싱을 이용하여 구리 배선을 형성하므로써, 화학적 기계적 연마 공정 없이 듀얼 다마신 공정을 용이하게 진행할 수 있으며, 구리 증착시 스텝 커버리지 및 비아 매립 특성을 향상시켜 배선의 신뢰성을 향상 및 고집적화를 실현시킬 수 있으며, 크기와 애스팩트비가 서로 다른 비아홀이 웨이퍼에 존재하거나, 폭과 깊이가 서로 다른 트렌치가 존재하는 경우에도 구리를 동시에 매립시킬 수 있게하여 배선 설계 및 공정을 용이하게 할 수 있다.

Claims (6)

  1. 비아홀 및 트렌치가 형성된 웨이퍼가 제공되는 단계;
    상기 웨이퍼 표면에 배리어 메탈층 및 구리 시드층을 형성하는 단계;
    상기 웨이퍼의 전기포텐셜을 음극으로 유지시켜 구리를 전해도금하고, 이로 인하여 구리층이 형성되는 단계;
    상기 웨이퍼의 전기포텐셜을 양극으로 유지시켜 웨이퍼 표면에 도금된 불필요한 구리층의 부분을 전해폴리싱으로 제거하고, 이로 인하여 상기 비아홀 및 트렌치에 구리 플러그와 구리 배선이 형성되는 단계; 및
    상기 구리 배선 상에 캡핑층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 배리어 메탈층 및 상기 캡핑층 각각은 탄탈륨(Ta) 및 탄탈륨 나이트라이드(TaN)를 순차적으로 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 구리 시드층은 무전해 도금, 스퍼터링 및 화학 기상 증착(CVD) 방법중 어느 하나의 방법으로 형성되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 구리 전해도금 공정은 황산동 200 내지 50g/ℓ와 황산 40 내지 75g/ℓ로 이루어진 구리 전해도금 용액과, 20 내지 70℃의 도금온도와, 1 내지 10A/dm2의 음극 전류밀도 조건에서 진행되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 전해폴리싱 공정은 전해도금 용액, 질산과 메탄올의 혼합용액, 및 인산과 물의 혼합용액중 어느 하나의 용액을 사용하여 진행되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  6. 제 1 항에 있어서,
    상기 전해도금 공정과 상기 전해폴리싱 공정을 적어도 2회 이상 반복 실시하여 구리 플러그와 구리 배선을 형성하는 것을 추가로 포함하는 반도체 소자의 구리 배선 형성 방법.
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