KR100447234B1 - 반도체 소자의 금속 배선 형성방법 - Google Patents

반도체 소자의 금속 배선 형성방법 Download PDF

Info

Publication number
KR100447234B1
KR100447234B1 KR10-2001-0087211A KR20010087211A KR100447234B1 KR 100447234 B1 KR100447234 B1 KR 100447234B1 KR 20010087211 A KR20010087211 A KR 20010087211A KR 100447234 B1 KR100447234 B1 KR 100447234B1
Authority
KR
South Korea
Prior art keywords
metal
trench
contact hole
forming
solution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2001-0087211A
Other languages
English (en)
Other versions
KR20030056879A (ko
Inventor
김시범
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0087211A priority Critical patent/KR100447234B1/ko
Publication of KR20030056879A publication Critical patent/KR20030056879A/ko
Application granted granted Critical
Publication of KR100447234B1 publication Critical patent/KR100447234B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 금속 배선의 매립특성을 개선하여 신뢰도를 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것으로, 하부 금속 배선상의 절연막에 콘택홀 및 상부 금속 배선용 트렌치를 형성하는 단계; 전면에 베리어 금속층, 금속 시드층을 차례로 형성하는 단계;상기 금속 시드층을 구성하는 금속 물질을 포화 용해시킨 금속 수용액을 사용하여, 온도 변화에 따라 변화되는 용해도 차이에 의해 발생하는 금속 물질을 자연 석출하는 구동력을 이용하여 금속층을 성장시켜 상기 콘택홀 및 트렌치 내에 금속물질을 충진하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 금속 배선 형성방법{METHOD FOR FORMING INTERCONNECT STRUCTURES OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 금속 배선에 관한 것으로, 특히 금속 배선의 신뢰도를 향상시키는 데 적당한 반도체 소자의 금속 배선 형성방법에 관한 것이다.
최근의 반도체 집적회로에는 절연을 위해 대개 이산화 실리콘(SiO2) 또는 실리카와 같은 절연층으로 분리된 다층 구조를 포함한다.
그리고, 반도체 소자의 집적도가 증가함에 따라 절연층의 두께는 1 um로 제한되고 있으며, 플러그의 에스팩트 비율(aspect ratio)이 5:1 이상으로 요구되므로 플러그의 지름은 0.25 um에서 0.18 um 이하로 감소하고 있다.
따라서, 금속 배선을 형성하는 물질의 특성이 중요 시 되는데, 플러그가 소형화될수록 속도 성능을 위해서 금속 배선을 형성하는 물질이 더 작은 비저항을 가져야 한다.
일반적으로 반도체 소자의 금속 배선으로 널리 사용하는 금속으로 알루미늄(Al), 알루미늄 합금 및 텅스텐(W) 등이 있다.
그러나, 이러한 금속들은 반도체 소자가 고집적화됨에 따라 낮은 녹는점과 높은 비저항으로 인하여 고집적 반도체 소자에 더 이상 적용이 어렵게 되었다.
따라서, 금속 배선의 대체 재료로 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있으며 이러한 물질들 중 비저항이 낮고 전자 이동(Electro Migration ; EM)과 스트레스 이동(Stress Migration ; SM) 등의 신뢰성이 우수하며, 생산원가가 저렴한 구리 및 구리 합금이 널리 적용되고 있는 추세이다.
이러한 구리를 사용하여 플러그 및 금속 배선을 형성하는 방법은 전해 도금법(Electro Plating), 물리적 기상 증착법(Physical Vapor Deposition ; PVD), 화학적 기상 증착법(Chemical Vapor Deposition ; CVD), 무전해 도금법(Electroless Plating) 등이 있다.
그러나, 물리적 기상 증착법은 단차 피복성이 불량하고, 화학적 기상 증착법은 전자 이동의 신뢰성이 떨어지고 증착 속도가 느리다는 단점이 있다.
따라서, 콘택홀과 트렌치에 구리 시드층(Seed layer)을 먼저 형성하고 이후 구리 전해 도금법으로 콘택홀과 트렌치를 매립하는 공정을 주로 사용하고 있다.
이하, 종래 기술에 따른 반도체 소자의 금속 배선 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1f는 종래의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도이다.
종래의 반도체 소자의 금속 배선 형성방법은 도 1a에 도시한 바와 같이, 반도체 기판(도시하지 않음)상의 절연층(1)내에 하부 금속 배선 형성용 트렌치를 형성하고, 상기 트렌치내에 금속물질을 매립하여 하부 금속 배선(2)을 형성한다.
이어, 상기 하부 금속 배선(2) 상에 실리콘 질화물질(SiN)을 증착하여 제 1 캡핑층(capping layer)(3)을 형성하고, 상기 제 1 캡핑층(3) 상에 이산화 실리콘(SiO2) 또는 Low-k 물질을 이용하여 층간 절연막(Inter Metal Dielectric)(4)을 형성한다.
그리고, 상기 층간 절연막(4)을 선택적으로 식각하여 콘택홀 및 상부 금속 배선용 트렌치를 형성한다.
도 1b에 도시한 바와 같이, 클리닝(Cleaning) 공정을 통해 콘택홀 내부에 잔존하는 폴리머(Polymer)를 제거한 후, 전면에 베리어 금속층(5)을 형성한다.
여기서, 상기 베리어 금속층(5)은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈(Ta), 탄탈 질화막(TaN) 중에 어느 하나를 이용하여 물리적 기상 증착법으로 증착하여 형성한다.
그리고, 상기 베리어 금속층(5)은 약 25 내지 400Å, 바람직하게 약 100Å의 두께로 형성한다.
현재는 단차 피복성이 우수한 화학적 기상 증착법(Chemical vapor deposition ; CVD)에 의해 TaN, WC, WN, TiSiN 등을 증착하는 방법을 개발 중에 있다.
이어, 도 1c에 도시한 바와 같이, 콘택홀 및 트렌치 내부에 충진되는 금속물질에 대한 양호한 접착을 제공하기 위해 상기 베리어 금속층(5) 전면에 구리 시드층(6)을 증착한다.
여기서, 상기 구리 시드층(6)은 전해 도금을 위한 전기 도전층 역할을 하는 층으로써, 물리적 기상 증착법에 의해 200 내지 1000Å의 두께로 증착하여 형성한다.
그러나, 상기 구리 시드층(6)을 증착하는 데 이용되는 물리적 기상 증착법은 콘택홀 및 트렌치의 측벽에서 스텝 커버리지(step coverage)가 취약한 문제점이 있으며, 이를 위해 화학적 기상 증착법을 이용한 구리 시드층(6) 증착 공정이 개발되고 있으나 아직까지는 만족할 만한 수준에 이르지 못하고 있다.
도 1d에 도시한 바와 같이, 상기 구리 시드층(6) 상에 구리를 전해 도금하여 콘택홀과 트렌치를 완전히 매립할 수 있을 정도의 두께로 구리층(6a)을 증착한다.
여기서, 전해액으로는 황산구리(CuSO4)·5H2O, H2SO4등을 소정의 농도로 혼합하여 사용하며, 구리(Cu)의 농도는 약 17g/L, CuSO4는 약 67g/L, H2SO4는 약 170g/L을 사용하고, 전해액은 상온 약 25℃에서 공급한다.
전해 도금의 구체적인 공정은, 먼저 구리 시드층(6)이 형성된 기판을 전기도금을 진행할 챔버안으로 로딩한 다음, 기판을 전해액에 담근다.
이때, 전해액에 포함된 황산액(H2SO4)에 의해 구리 시드층(6)의 일부가 용해되는데, 일부에서는 시드층이 없어진 부분이 발생한다.
그리고, 전류를 인가하여 콘택홀 및 트렌치가 매립될 정도의 두께로 구리층(6a)을 형성한다.
이때, 전류가 흐르지 않는 상태에서 황산에 의해 구리 시드층(6)이 제거된 부분에서는 구리막이 증착되지 않아서 콘택홀 내에 공동이 형성된다.
따라서, 소자의 전기적 특성뿐만 아니라 신뢰성에 큰 문제점을 일으키게 된다.
도 1e에 도시한 바와 같이, 상기 구리층(6a)을 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)법으로 평탄화하는데, 평탄화 중에 구리층(6a), 베리어 금속층(5), 층간 절연막(4)의 일부가 구조의 상부에서 제거되어 플러그 및 상부 금속 배선을 형성한다.
그리고, 표면 세정 공정을 통해 화학적 기계적 연마법으로 유발된 표면 결함 및 불순물 입자(Particle) 등을 제거한다.
또한, 도 1f에 도시한 바와 같이, 상기 층간 절연막(4)과 상부 금속 배선의 표면에 질화물질을 증착하여 제 2 캡핑층(7)을 형성한다.
그러나, 상기와 같은 종래 반도체 소자의 금속 배선 형성방법은 다음과 같은 문제점이 있다.
높은 단차비와 좁은 콘택홀 및 트렌치를 갖는 패턴에서 물리적 기상 증착법에 의해 베리어 금속층을 형성한 후 전해 도금법으로 금속 물질을 매립하는 경우, 전해 도금을 위한 전기 도전층 역할을 하는 구리 시드층의 결함으로 인해 콘택홀 및 트렌치에 충진되는 금속 배선의 매립 불량이 발생한다.
이로 인해 금속 배선 내부에 동공이 형성되므로 금속 배선의 저항이 높아지며 플러그의 단락이 유발된다.
또한, 비아홀 및 트렌치 패턴이 없는 영역에도 금속층이 형성되므로, 구조의 상부에 형성된 금속층을 제거하기 위한 과도한 CMP 공정에서 금속층의 디슁(dishing)현상 및 저유전율 절연막 패턴의 에로젼(errosion)을 초래한다.
본 발명은 이와 같은 종래 반도체 소자의 금속 배선 형성방법의 문제를 해결하기 위한 것으로,
매립특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1f는 종래 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도
도 3은 온도에 따른 금속 수용액의 용해도를 나타낸 그래프
도면의 주요 부분에 대한 부호의 설명
21 : 절연층 22 : 하부 금속 배선
23 : 제 1 캡핑층 24 : 층간 절연막
25 : 베리어 금속층 26 : 금속 시드층
27 : 금속층 28 : 제 2 캡핑층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성방법은 하부 금속 배선상의 절연막에 콘택홀 및 상부 금속 배선용 트렌치를 형성하는 단계;전면에 베리어 금속층, 금속 시드층을 차례로 형성하는 단계; 상기 금속 시드층을 구성하는 금속 물질을 포화 용해시킨 금속 수용액을 사용하여, 온도 변화에 따라 변화되는 용해도 차이에 의해 발생하는 금속 물질을 자연 석출하는 구동력을 이용하여 금속층을 성장시켜 상기 콘택홀 및 트렌치 내에 금속물질을 충진하는 단계를 포함하는 것을 특징으로 특징으로 한다.
이하, 본 발명의 반도체 소자의 금속 배선 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도이고, 도 3은 온도에 따른 금속 수용액의 용해도를 나타낸 그래프이다.
먼저, 도 2a에 도시한 바와 같이, 반도체 기판(도시하지 않음)상의 절연층(21)내에 하부 금속 배선 형성용 트렌치를 형성하고, 상기 트렌치내에 금속 물질, 예컨대 구리를 매립하여 하부 금속 배선(22)을 형성한다.
이어, 상기 하부 금속 배선(22) 상에 실리콘 질화물질(SiN) 등의 절연물질을 증착하여 제 1 캡핑층(capping layer)(23)을 형성하고, 상기 제 1 캡핑층(23) 상에 이산화 실리콘(SiO2) 또는 저유전율(Low-k) 절연물질 등을 이용하여 층간 절연막(24)을 형성한다.
그리고, 상기 하부 금속 배선(22)상의 층간 절연막(24)에 이중다마신(Damascene) 방식의 식각 공정을 이용하여 상기 하부 금속 배선(22)이 노출되도록 콘택홀 및 상부 금속 배선용 트렌치를 형성한다.
여기서, 상기 층간 절연막(24)의 식각은 플라즈마 식각 방식의 절연막 식각 공정에 의하여 이루어지며, 상기 층간 절연막(24)이 이산화 실리콘 또는 유기물질인 경우에는 버퍼링된 불화수소 및 아세톤 등을 이용하여 식각할 수 있다.
도 2b에 도시한 바와 같이, 클리닝(Cleaning) 공정을 통해 콘택홀 내부에 잔존하는 폴리머(Polymer)를 제거한 후, 전면에 베리어 금속층(25)을 형성한다.
여기서, 상기 베리어 금속층(25)은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈(Ta), 탄탈 질화막(TaN) 중에 어느 하나 또는 그 혼합물질을 이온화 물리적 기상 증착법(Ionized PVD)으로 증착하여 형성한다.
이어, 도 2c에 도시한 바와 같이, 콘택홀 및 트렌치 내부에 충진되는 금속물질에 대한 양호한 접착을 제공하기 위해 상기 베리어 금속층(25) 전면에 금속 시드층(26)을 형성한다.
여기서, 상기 금속 시드층(26)은 구리를 물리적 기상 증착법 또는 화학적 기상 증착법으로 증착하여 형성한다.
구리를 이용한 상기 금속 시드층(26)은 핵생성 및 금속물질의 성장을 효과적으로 제공하지만, 상기 금속 시드층(26)의 활성화를 가속시키는 촉매 금속층(도시하지 않음)을 더 형성할 수 있다.
여기서, 상기 촉매 금속층(도시하지 않음)은 Au, Pr, Ag, Pt 중에 어느 하나를 이용하여 형성한다.
이후, 도 2d에 도시한 바와 같이, 온도 변화에 의해 금속물질이 석출되는 금속 수용액을 이용하여 상기 콘택홀 및 트렌치에 금속물질을 충진한다.
즉, 상기 금속 수용액의 포화 용해도는, 도 3에 도시한 바와 같이 온도에 따라 변화하는데, 금속 수용액의 온도가 낮아지면 용해도가 감소하고 금속 수용액의 온도가 높아지면 용해도가 증가한다.
따라서, 특정온도에서 금속물질을 포화 용해시킨 금속 수용액을만큼 낮은 온도로 유지하게 되면, 용해도 차에 의해만큼의 금속물질을 자연 석출하는 구동력이 발생하여 우선 핵생성 사이트(site)를 제공하는 금속 시드층(26)이 증착된 영역에 금속층(27)을 성장시킨다.
여기서, 상기 금속 수용액은 초순수(超純水)에 CuSO4이 포화 용해되었거나 포화 용해도의 90% 이상으로 용해된 황산구리 수용액으로서, 금속물질의 석출속도를 조절하기 위해 금속 수용액의 산도(酸度)를 pH 2∼11 내에서 조절하여 사용한다.
즉, 상기 금속 수용액에 황산, 염산 중에 어느 하나 또는 그 화합물을 첨가하여 pH를 낮추거나, NH4OH, KOH, NaOH 등의 알카리 용액 중에 어느 하나 또는 그 혼합물을 첨가하여 pH를 높힌다.
또한, 금속물질의 자연 석출에 의해 형성되는 금속층(27)의 표면 거칠기를 조절하기 위해 금속 수용액에 유기물을 첨가하는데, 벤젠트리아졸(Benzotriazole: BTA)계 물질, 사이어리아(Thiourea)계 물질, 머캡토 화합물(Mercapto compound) 중에 어느 하나 또는 그 혼합물을 첨가한다.
상기 머캡토 화합물은 유기물내에 -SH(황화수소)결합을 갖는 물질로서, MPSA(3-mercapto-1-propanesulfonic acid) 또는 2-MP(2-mercaptopyridine)을 사용한다.
이러한 원리를 이용하여 콘택홀 및 트렌치에 금속물질을 충진하기 위해 다음과 같은 방법들이 사용된다.
먼저, 금속물질이 초순수(超純水)에 포화 용해되었거나 포화 용해도의 90% 이상으로 용해된 금속 수용액을 상온 이상의 온도로 유지시킨 상태에서 상기 금속 수용액보다 낮은 온도 또는 냉각상태의 반도체 기판에 스핀 코팅(spin coating)방식으로 분사한다.
상기 반도체 기판에 분사된 금속 수용액은 반도체 기판과의 온도차이로 인해 과포화 상태가 되므로, 금속 시드층(26)이 형성된 콘택홀 및 트렌치에 금속물질이 석출되어 금속층(27)을 성장시킨다.
여기서, 금속 수용액의 온도와 반도체 기판의 온도 차이는 금속 수용액이 과포화 상태가 되어 금속물질을 석출할 수 있는 온도차가 되도록 설정한다.
또한, 스핀 코팅(spin coating)방식을 이용하여 반도체 기판에 금속 수용액을 분사하는 공정에 있어서, 반도체 기판의 회전속도는 10∼1000rpm이며, 10초∼10분간의 분사시간동안 초당 0.5∼10cc의 유량으로 분사하고, 콘택홀 및 트렌치을 충분히 매립할 수 있는 두께가 되도록 상기 분사공정을 반복수행한다.
상기 콘택홀 및 트렌치에 충진되는 금속물질은 금속 수용액과 반도체 기판간의 온도차 및 공정시간을 조절하여 원하는 두께로 형성할 수 있으며, 이를 위해 금속 수용액의 온도 유지장치 및 금속 수용액 공급장치와 반도체 기판을 설정된 온도로 유지하는 온도 유지장치를 필요로 한다.
한편, 금속 수용액을 이용하여 콘택홀 및 트렌치에 금속물질을 충진하기 위한 다른 실시예로써, 콘택홀 및 트렌치를 포함하는 반도체 기판에 스핀 코팅 방식으로 금속 수용액을 분사하여 상기 콘택홀 및 트렌치 패턴내에만 금속 수용액을 채운후, 상기 반도체 기판을 냉각 플레이트(Chill plate)에서 냉각시켜 금속물질을 석출하는 공정 또는 상기 공정의 반복을 통해 상기 콘택홀 및 트렌치 내에만 금속층(27)을 형성한다.
이때, 금속 수용액은 100rpm의 속도로 회전하는 반도체 기판에 초당 0.5∼10cc의 유량으로 분사되며, 이후 냉각 플레이트에서 10초∼10분 동안 냉각시킨다.
또한, 상기 콘택홀 및 트렌치에 충진되는 금속물질은 금속 수용액과 냉각 플레이트 간의 온도차 및 냉각시간을 조절하여 원하는 두께로 형성할 수 있으며, 이를 위해 금속 수용액의 온도 유지장치 및 금속 수용액 공급장치와 냉각 플레이트를 설정된 온도로 유지하는 온도 유지장치를 설치한다.
콘택홀 및 트렌치에 금속물질을 충진하는 또다른 실시예는 콘택홀 및 트렌치를 포함하는 반도체 기판을 금속 수용액이 담긴 욕(bath)에 장입한 후, 금속 수용액을 냉각시켜 금속물질을 석출하는 방법을 이용한다.
이때, 다수의 반도체 기판을 욕에 장입할 수 있다.
여기서, 상기 냉각 공정은 10초∼10분간 진행되며, 금속 수용액의 냉각 온도 및 냉각시간을 조절하여 콘택홀 및 트렌치에 충진되는 금속물질의 두께를 조절할 수 있다.
그리고, 반도체 기판을 장입시킬 욕에는 별도의 냉각장치를 설치하며, 금속 수용액을 일정온도로 유지시키는 온도 유지장치와 금속 수용액 공급장치가 요구된다.
한편, 비워진 욕에 반도체 기판을 장입한 후, 상기 반도체 기판의 온도보다 높은 온도의 금속 수용액을 욕에 채워서 금속물질의 석출을 유도하는 방법으로 진행할 수 있다.
도 2e에 도시한 바와 같이, 상기 금속층(27)을 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)법으로 평탄화하는데, 평탄화 중에 금속층(27), 베리어 금속층(25), 층간 절연막(24)의 일부가 구조의 상부에서 제거하여 콘택홀 및 트렌치에 각각 콘택 플러그 및 상부 금속 배선을 형성한다.
이후, 도 2f에 도시한 바와 같이, 표면 세정 공정을 통해 화학적 기계적 연마법에 의해 유발된 표면 결함 및 불순물 입자 등을 제거하고, 상기 금속층(27)의 표면에 생성된 자연산화막(도시하지 않음)을 환원시킨 후, 공기 중에 노출시키지 않은 채로 상기 금속층(27)을 포함한 전면에 절연물질을 증착하여 제 2 캡핑층(28)을 형성한다.
여기서, 상기 제 2 캡핑층(28)은 상부 금속 배선내의 구리 원자가 상부의 층간 절연막(도시하지 않음)으로 확산되어 발생하는 배선사이의 누설을 방지하기 위하여 형성된다.
상기와 같은 본 발명의 반도체 소자의 금속 배선 형성방법은 다음과 같은 효과가 있다.
첫째, 금속물질을 용해시킨 금속 수용액을 이용하여 콘택홀과 상부 금속 배선용 트렌치에 금속물질을 매립함으로써 크기가 작은 콘택홀 내에도 금속 매립이 가능하다.
따라서, 플러그 내부의 결함 및 단락을 방지하고 금속 배선의 신뢰성을 향상시킬 수 있는 효과가 있다.
둘째, 콘택홀 및 트렌치 내에만 선택적으로 금속물질을 성장시킬 수 있으므로 CMP 공정으로 인한 금속층의 디슁 및 절연막의 패턴 에로젼을 방지할 수 있다.

Claims (12)

  1. 하부 금속 배선상의 절연막에 콘택홀 및 상부 금속 배선용 트렌치를 형성하는 단계;
    전면에 베리어 금속층, 금속 시드층을 차례로 형성하는 단계;
    상기 금속 시드층을 구성하는 금속 물질을 포화 용해시킨 금속 수용액을 사용하여,
    온도 변화에 따라 변화되는 용해도 차이에 의해 발생하는 금속 물질을 자연 석출하는 구동력을 이용하여 금속층을 성장시켜 상기 콘택홀 및 트렌치 내에 금속물질을 충진하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  2. 제 1 항에 있어서,
    상기 금속 시드층은 구리인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  3. 제 1 항에 있어서,
    상기 금속 수용액은 초순수(超純水)에 CuSO4이 포화 용해되었거나 포화 용해도의 90% 이상으로 용해된 황산구리 수용액인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  4. 제 3 항에 있어서,
    상기 금속 수용액에 황산, 염산 중에 어느 하나 또는 그 혼합물을 첨가하여 pH를 낮추거나, NH4OH, KOH, NaOH 중에 어느 하나 또는 그 혼합물을 첨가하여 pH를 높히는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  5. 제 3 항에 있어서,
    상기 금속 수용액에 벤젠트리아졸(Benzotriazole: BTA)계 물질, 사이어리아(Thiourea)계 물질, 머캡토 화합물(Mercapto compound) 중에 어느 하나 또는 그 혼합물을 더 첨가함을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  6. 제 1 항에 있어서,
    상기 콘택홀 및 트렌치에 금속물질을 충진하는 단계는,
    상기 콘택홀 및 트렌치를 포함하는 반도체 기판을 금속 수용액보다 낮은 온도 또는 냉각상태로 유지시키는 공정과,
    상기 반도체 기판에 스핀 코팅 방식으로 금속 수용액을 분사하는 공정으로 이루어짐을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  7. 제 6 항에 있어서,
    상기 스핀 코팅 방식은 10∼1000rpm의 속도로 회전하는 반도체 기판에 10초∼10분 동안 초당 0.5∼10cc의 유량으로 금속 수용액을 분사하는 조건으로 이루어짐을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  8. 제 1 항에 있어서,
    상기 콘택홀 및 트렌치에 금속물질을 충진하는 단계는,
    상기 콘택홀 및 트렌치를 포함하는 반도체 기판에 스핀 코팅 방식으로 금속 수용액을 분사하여 상기 콘택홀 및 트렌치 패턴내에 금속 수용액을 채우는 공정과,
    상기 반도체 기판을 냉각 플레이트(Chill plate)에서 냉각시키는 공정으로 이루어짐을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  9. 제 8 항에 있어서,
    상기 스핀 코팅 방식은 100rpm 이하의 속도로 회전하는 반도체 기판에 초당 0.5∼10cc의 유량으로 금속 수용액을 분사하는 조건으로 이루어짐을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  10. 제 1 항에 있어서,
    상기 콘택홀 및 트렌치에 금속물질을 충진하는 단계는,
    금속 수용액이 담긴 욕에 상기 콘택홀 및 트렌치를 포함하는 반도체 기판을 장입하는 공정과,
    상기 금속 수용액을 냉각시키는 공정으로 이루어짐을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  11. 제 8 항 또는 제 10 항에 있어서,
    상기 냉각공정은 10초∼10분 동안 진행됨을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  12. 제 1 항에 있어서,
    상기 콘택홀 및 트렌치에 금속물질을 충진하는 단계는,
    비워진 욕에 상기 콘택홀 및 트렌치를 포함하는 반도체 기판을 장입하는 공정과,
    상기 반도체 기판의 온도보다 높은 온도의 금속 수용액을 욕에 채우는 공정으로 이루어짐을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
KR10-2001-0087211A 2001-12-28 2001-12-28 반도체 소자의 금속 배선 형성방법 Expired - Fee Related KR100447234B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0087211A KR100447234B1 (ko) 2001-12-28 2001-12-28 반도체 소자의 금속 배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0087211A KR100447234B1 (ko) 2001-12-28 2001-12-28 반도체 소자의 금속 배선 형성방법

Publications (2)

Publication Number Publication Date
KR20030056879A KR20030056879A (ko) 2003-07-04
KR100447234B1 true KR100447234B1 (ko) 2004-09-04

Family

ID=32215028

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0087211A Expired - Fee Related KR100447234B1 (ko) 2001-12-28 2001-12-28 반도체 소자의 금속 배선 형성방법

Country Status (1)

Country Link
KR (1) KR100447234B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100613381B1 (ko) * 2004-12-23 2006-08-17 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04246854A (ja) * 1991-02-01 1992-09-02 Nippon Sheet Glass Co Ltd 薄膜コンデンサ
KR20000027762A (ko) * 1998-10-29 2000-05-15 김영환 반도체 소자의 금속배선 제조방법
KR20000043056A (ko) * 1998-12-28 2000-07-15 김영환 반도체 소자의 구리 배선 형성 방법
KR20010096408A (ko) * 2000-04-11 2001-11-07 이경수 금속 배선 형성방법
KR20010112891A (ko) * 2000-06-15 2001-12-22 박종섭 반도체 소자의 구리 금속배선 형성 방법
US6416812B1 (en) * 2000-06-29 2002-07-09 International Business Machines Corporation Method for depositing copper onto a barrier layer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04246854A (ja) * 1991-02-01 1992-09-02 Nippon Sheet Glass Co Ltd 薄膜コンデンサ
KR20000027762A (ko) * 1998-10-29 2000-05-15 김영환 반도체 소자의 금속배선 제조방법
KR20000043056A (ko) * 1998-12-28 2000-07-15 김영환 반도체 소자의 구리 배선 형성 방법
KR20010096408A (ko) * 2000-04-11 2001-11-07 이경수 금속 배선 형성방법
KR20010112891A (ko) * 2000-06-15 2001-12-22 박종섭 반도체 소자의 구리 금속배선 형성 방법
US6416812B1 (en) * 2000-06-29 2002-07-09 International Business Machines Corporation Method for depositing copper onto a barrier layer

Also Published As

Publication number Publication date
KR20030056879A (ko) 2003-07-04

Similar Documents

Publication Publication Date Title
US6420258B1 (en) Selective growth of copper for advanced metallization
KR100711526B1 (ko) 구리 연결선을 갖는 반도체 장치의 제조방법
US6518184B1 (en) Enhancement of an interconnect
US20030116439A1 (en) Method for forming encapsulated metal interconnect structures in semiconductor integrated circuit devices
US6756301B2 (en) Method of forming a metal seed layer for subsequent plating
JP3116897B2 (ja) 微細配線形成方法
US20050029662A1 (en) Semiconductor production method
WO2003094209A2 (en) Use of conductive electrolessly deposided etch stop layers, liner layers and via plugs in interconnect structures
WO2008049019A2 (en) Copper deposition for filling features in manufacture of microelectronic devices
WO2004053202A1 (en) Methods for forming copper interconnect structures by co-plating of noble metals and structures formed thereby
US20070298607A1 (en) Method for copper damascence fill for forming an interconnect
JP2002033323A (ja) 銅相互接続部を有する半導体デバイスの製造方法
US6998337B1 (en) Thermal annealing for Cu seed layer enhancement
KR100859899B1 (ko) 반도체 기판상의 구리 막을 연마하는 전기 화학적 방법
US8524512B2 (en) Method for repairing copper diffusion barrier layers on a semiconductor solid substrate and repair kit for implementing this method
US20020092673A1 (en) Tungsten encapsulated copper interconnections using electroplating
US6066557A (en) Method for fabricating protected copper metallization
WO2003034481A1 (en) Selective tungsten stud as copper diffusion barrier to silicon contact
KR19990078425A (ko) 반도체 장치의 제조공정
KR100447234B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100421913B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100363847B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100451767B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100720400B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100451766B1 (ko) 반도체 소자의 금속 배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20011228

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20031111

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20040721

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20040825

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20040826

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20070720

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20080728

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20090727

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20100726

Start annual number: 7

End annual number: 7

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee