CN1753164A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1753164A
CN1753164A CNA2005101068182A CN200510106818A CN1753164A CN 1753164 A CN1753164 A CN 1753164A CN A2005101068182 A CNA2005101068182 A CN A2005101068182A CN 200510106818 A CN200510106818 A CN 200510106818A CN 1753164 A CN1753164 A CN 1753164A
Authority
CN
China
Prior art keywords
film
insulating barrier
insulating
semiconductor device
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005101068182A
Other languages
English (en)
Other versions
CN100346468C (zh
Inventor
宇佐美达矢
森田昇
大音光市
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1753164A publication Critical patent/CN1753164A/zh
Application granted granted Critical
Publication of CN100346468C publication Critical patent/CN100346468C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供一种用于抑制半导体器件中发生的介电击穿的技术。半导体器件包括半导体衬底(未示出)、形成在半导体衬底上的层间绝缘膜102以及设置在层间绝缘膜102上的多层绝缘膜140。半导体器件包括设置为延伸贯穿多层绝缘膜140并包括Cu膜120和阻挡金属膜118的导电体。阻挡金属膜118被设置为覆盖Cu膜120的侧表面和底表面。该半导体器件包括布置在多层绝缘膜140和导电体(即，Cu膜120和阻挡金属膜118)之间的绝缘膜116。

Description

半导体器件及其制造方法
本申请基于日本专利申请号2004-276038，在此将其内容引入作为参考。
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
常规半导体器件包括，例如，日本专利特许公开号2001-102,449中描述的半导体器件。图12A和12B中示出了日本专利特许公开号2001-102,449中描述的半导体器件的剖面图。如图12A所示，关于制造半导体器件采用的基体层201，在基体层201的表面上形成电极400，以及电极400的外围覆有绝缘层401，以及被平整。
然后，如图12B所示，在基体层201上顺序地淀积Si3N4层202、有机旋涂玻璃(SOG)膜203、Si3N4层204、有机SOG膜207和Si3N4层208，以及通过双镶嵌刻蚀工艺集成地形成沟槽和孔。然后，在这些沟槽和孔内嵌入铜，作为导电体层402，以形成互连电路，由此实现半导体器件。
但是，在有机SOG膜203和207以及刻蚀停止膜之间具有界面，有机SOG膜203是低介电常数绝缘膜，刻蚀停止膜是下膜或Si3N4层202，204和208，在日本专利特许-公开号2001-102,449中描述的常规技术中用作上层膜的硬掩模薄膜，以及该界面与导电体层402接触。
在该结构中，当在由部分导电体层402构成的互连之间的间隔(即，导电体层402之间的间隔)是窄的情况下，在互连之间进行时依介电击穿(TDDB)时，通过这些界面发生介电击穿，以致在由导电体层402的一部分构成的互连之间发生短路。当有机SOG膜203和207的介电常数减小时，该现象变得令人注目，有机SOG膜203和207是低介电常数绝缘膜。
发明内容
鉴于上述情况提供本发明，以及本发明提供一种抑制半导体器件中发生的介电击穿的技术。
根据本发明的一个方面，提供一种半导体器件，包括：半导体衬底；设置在半导体衬底的上部上的多层绝缘膜；包含铜或铜合金的导电体，该导电体设置为延伸贯穿多层绝缘膜；以及设置在多层绝缘膜和导电体之间的绝缘膜，其中多层绝缘膜包括第一绝缘层、第二绝缘层和第三绝缘层，第二绝缘层设置在第一绝缘层上且具有比第一绝缘层更低的介电常数，第三绝缘层设置在第二绝缘层上且具有比第二绝缘层更高的介电常数，以及其中绝缘膜使导电体与第一绝缘层和第二绝缘层之间的界面隔离，以及使导电体与第二绝缘层和第三绝缘层之间的界面隔离。
根据这种结构，绝缘膜被配置为使导电体与第一绝缘层和第二绝缘层之间的界面隔离，以及使导电体与第二绝缘层和第三绝缘层之间的界面隔离，以便抑制在这些界面和导电体之间发生短路。结果，可以抑制在半导体器件中另外发生的介电击穿。
根据本发明的另一方面，提供一种用于制造半导体器件的方法，包括：在半导体衬底的上部上形成多层绝缘膜，该多层绝缘膜包括第一绝缘层、第二绝缘层和第三绝缘层，第二绝缘层设置在第一绝缘层上且具有比第一绝缘层更低的介电常数，第三绝缘层设置在第二绝缘层上且具有比第二绝缘层更高的介电常数；通过形成开口形成绝缘膜，开口延伸贯穿多层绝缘膜，覆盖第一绝缘层和第二绝缘层之间的界面附近中的开口的部分侧表面以及第二绝缘层和第三绝缘层之间的界面附近中的开口的部分侧表面；以及在开口内的绝缘膜的部分内部上形成包含铜或铜合金的导电体，以便延伸贯穿多层绝缘膜。
根据这种结构，绝缘膜覆盖第一绝缘层和第二绝缘层之间的界面附近中的部分以及第二绝缘层和第三绝缘层之间的界面附近中的部分，以致这些界面和导电体之间发生的短路被抑制。结果，可以抑制在半导体器件中发生的介电击穿。
由于根据本发明采用具有在其上形成的绝缘膜的结构，因此实现抑制介电击穿的半导体器件，该绝缘膜覆盖第一绝缘层和第二绝缘层之间的界面和第二绝缘层和第三绝缘层之间的界面。
附图说明
从下面结合附图的详细说明将使本发明的上述及其他目的、优点和特点更明显，其中：
图1是剖面图，用于描述根据实施例1制造半导体器件的方法；
图2是剖面图，用于描述根据实施例1和3制造半导体器件的方法；
图3是剖面图，用于描述根据实施例1制造半导体器件的方法；
图4是剖面图，用于描述根据实施例1制造半导体器件的方法；
图5是剖面图，用于描述根据实施例1制造半导体器件的方法；
图6是剖面图，用于描述根据实施例1的半导体器件的互连结构；
图7是剖面图，用于描述根据实施例3制造半导体器件的方法；
图8是剖面图，用于描述根据实施例3制造半导体器件的方法；
图9是剖面图，用于描述根据实施例3的半导体器件的结构；
图10是剖面图，用于描述根据实施例2的半导体器件的结构；
图11是剖面图，用于描述根据实施例4的半导体器件的结构；以及
图12A和12B是剖面图，每个用于描述常规半导体器件的结构。
在这些绘图中，标记具有以下含义：102：层间绝缘膜，104：刻蚀停止膜，106：低介电常数绝缘膜，108：硬掩模薄膜，110：ARC膜，112：光刻胶膜，114：开口，116：绝缘膜，118：阻挡金属膜，120：Cu膜，122：铜扩散保护膜，124：绝缘膜，126阻挡金属膜，128：Cu膜，130：刻蚀停止膜，132：低介电常数绝缘膜，134：硬掩模薄膜，136：Cu膜，140：多层绝缘膜，142：多层绝缘膜，201：基层，202：Si3N4膜，203：有机SOG膜，204：Si3N4膜，207：有机SOG膜，208：Si3N4膜，400：电极，401：绝缘层，402：导电体层。
具体实施方式
现在将参考说明性实施例描述发明。所属领域的技术人员将认识到使用本发明的教导可以完成许多选择性实施例，以及本发明不局限于用于解释性目的而说明的实施例。
在本发明中，上述绝缘膜可以设定为与多层绝缘膜具有绝缘膜延伸贯穿第二绝缘层和第三绝缘层并嵌入至少部分第一绝缘层内的关系。
根据这种结构，绝缘膜可以连续地覆盖第一绝缘层和第二绝缘层之间的界面附近中的部分以及第二绝缘层和第三绝缘层之间的界面附近中的部分。因此，可以增效的抑制半导体器件中发生的介电击穿。
在本发明中，上述绝缘膜可以被配置为延伸贯穿多层绝缘膜。
根据该结构，绝缘膜可以连续地覆盖多层绝缘膜的侧表面。因此，进一步增效的抑制半导体器件中发生的介电击穿。
在本发明中，可以设定第一绝缘层和第二绝缘层之间的界面附近中的绝缘膜的薄膜厚度大于第二绝缘层和第三绝缘层之间的界面附近中的绝缘膜的薄膜厚度。
通过该结构，其中在本发明中，第一绝缘层和第二绝缘层之间的界面附近中的绝缘膜的薄膜厚度大于第二绝缘层和第三绝缘层之间界面附近中的绝缘膜的薄膜厚度，即使第一绝缘层和第二绝缘层之间显示出差的粘附力的情况下，第一绝缘层和第二绝缘层之间的界面附近可以被明确地覆盖，由此防止可能在第一绝缘层和第二绝缘层之间另外的发生的剥离。
在本发明中，可以设定当距多层绝缘膜的底部的距离增加时，绝缘膜的薄膜厚度逐渐地减小。
通过具有这样的结构，其中当距多层绝缘膜的底部的距离增加时，绝缘膜的薄膜厚度逐渐地减小，即使在第一绝缘层和第二绝缘层之间具有差的粘附力的情况下，第一绝缘层和第二绝缘层之间的界面附近也可以被安全地覆盖，由此防止可能在第一绝缘层和第二绝缘层之间另外发生的剥离。
在本发明中，可以设定绝缘膜包含与第一绝缘层的材料相似类型的材料。
根据这种结构，增加绝缘层与第一绝缘膜的粘附力。因此，可以增效的抑制半导体器件中发生的介电击穿。此外，其机械强度也可以增加。
在本发明中，可以设定第二绝缘层的特定介电常数等于或小于3.5。
根据这种结构，可以减小半导体器件的寄生电容，由此抑制互连延迟的产生。这里，由于在本发明的结构中设置了绝缘膜，因此即使第二绝缘层的特定介电常数等于或小于3.5，也可以抑制半导体器件的介电击穿。
在本发明中，可以设定导电体包括铜或铜合金层和覆盖铜或铜合金层的底表面和侧表面的阻挡金属膜。
根据这种结构，可以抑制铜元素从金属铜或铜合金层扩散。这里，由于在本发明的结构中设置了绝缘膜，因此可以抑制阻挡金属膜和上述界面之间的介电击穿。
在本发明中，可以设定进一步包括第四绝缘层，第四绝缘层设置在多层绝缘膜上。
根据这种结构，可以首先半导体器件的绝缘性能的进一步改善。
在本发明中，可以设定绝缘膜包含与第一绝缘层和第四绝缘层的材料相似类型的材料，以及形成为与第一绝缘层和第四绝缘层接触。
根据这种结构，可以增加绝缘膜与第一绝缘层和第四绝缘层的粘附力。因此，可以增效的抑制在半导体器件中发生的介电击穿。此外，其机械强度也可以增加。
在本发明中，可以设定互连设置在多层绝缘膜中，以及导电体至少包括互连的一部分。
根据这种结构，在互连之间具有减小距离的情况下，可以抑制互连之间的介电击穿。
在本发明中，可以设定半导体器件还包括在半导体衬底和多层绝缘膜之间设置的互连和导电体，导电体至少包括耦合到互连的通孔栓塞的一部分。
根据这种结构，在通孔栓塞之间具有减小距离的情况下，可以抑制通孔栓塞之间的介电击穿。
此外。在本发明中。可以优选配置绝缘膜的内部形成为向前渐缩的形状。
当绝缘膜的内表面的形状未向前渐缩时，构成导电体的源材料到达绝缘膜的内表面的下部(半导体衬底的侧面中的部分)和在导电体的形成中，在绝缘膜的内表面的下部上淀积源材料是困难的。因此，在导电体的形成过程中可能产生空隙。
相反，构成导电体的源材料可以容易地到达绝缘膜的内表面的下部(半导体衬底的侧面中的部分)以及通过实现向前渐缩的形状，可以容易地在绝缘膜的内表面的下部上淀积源材料，至绝缘膜的内表面，以形成其内表面作为倾斜面。利用该结构，可以防止在导电体的形成中产生空隙。
在本发明中，可以设定，形成绝缘膜包括，当通过溅射刻蚀部分第一绝缘层形成开口时，在开口的侧表面上提供部分第一绝缘层的粘附力。
根据这种方法，可以用简单的和容易的工艺，在开口的侧表面上形成绝缘膜。因此，可以有效地抑制在半导体器件中发生的介电击穿。
在本发明中，可以设定，提供部分第一绝缘层的粘附力包括，在等于或低于1mmTorr的气压下，利用惰性气体的溅射刻蚀。
根据这种方法，可以增加绝缘膜的薄膜质量。因此，可以有效地抑制在半导体器件中发生的介电击穿。
在本发明中，可以设定，形成绝缘膜包括：通过溅射刻蚀部分第一绝缘层，形成包括在第一绝缘层内的开口的底表面；通过部分地除去开口的底表面正下方的第一绝缘层形成延伸贯穿多层绝缘膜的开口。
根据这种方法，在溅射刻蚀之后，在开口的底表面正下方剩余第一绝缘层。因此，可以抑制在溅射刻蚀过程中，第一绝缘层的下部中设置的结构发生的损坏。
在本发明中，可以设定，形成绝缘膜包括，当通过进行部分第一绝缘层的各向异性干法刻蚀形成开口时，在开口的侧表面上提供部分第一绝缘层的粘附力。
根据这种方法，可以用简单的和容易的工艺，在开口的侧表面上形成绝缘膜。因此，可以有效地抑制在半导体器件中发生的介电击穿。
在本发明中，可以设定，提供部分第一绝缘层的粘附力包括通过采用包含氟化碳气体和氮气或氢气的刻蚀剂气体进行各向异性干法刻蚀。
根据这种方法，可以增加绝缘膜的薄膜质量。因此，可以有效地抑制在半导体器件中发生的介电击穿。
在本发明中，可以设定，形成多层绝缘膜包括，形成具有等于或高于10原子％的碳浓度的第一绝缘层。
根据这种方法，在各向异性干法刻蚀中，第一绝缘层的一部分可以容易地粘附到开口的侧表面。因此，可以增加绝缘膜的薄膜质量。结果，可以有效地抑制在半导体器件中发生的介电击穿。
下面将根据附图进一步详细描述根据本发明的优选实施例。在所有图中，相同的数字指定为图中共同地出现的元件，以及不再进行其详细描述。
第一实施例
图6是用于描述本实施例的半导体器件的剖面图。
本实施例的半导体器件1包括半导体衬底S、形成在半导体衬底上的层间绝缘膜102以及设置在层间绝缘膜102上的多层绝缘膜140。这种半导体器件1包括导电体(Cu互连)，设置为延伸贯穿多层绝缘膜140，以及每个包括Cu膜120和阻挡金属膜118。阻挡金属膜118设置为覆盖Cu膜120的侧表面和底表面。这里，Cu膜120可以是Cu合金膜，以便增加电迁移(EM)阻抗。该半导体器件包括设置在多层绝缘膜140和导电体(Cu膜120和阻挡金属膜118)之间的绝缘膜116。
多层绝缘膜140包括刻蚀停止膜104(第一绝缘层)、低介电常数绝缘膜106(第二绝缘层)以及硬掩模薄膜108(第三绝缘层)，低介电常数绝缘膜106设置在刻蚀停止膜104上以及具有比刻蚀停止膜104更低的介电常数，硬掩模薄膜108设置在低介电常数绝缘膜106上以及具有比低介电常数绝缘膜106更高的介电常数。
绝缘膜116使刻蚀停止膜104和低介电常数绝缘膜106的界面与导电体(Cu膜120和阻挡金属膜118)隔离。绝缘膜116也使低介电常数绝缘膜106和硬掩模薄膜108的界面与导电体(Cu膜120和阻挡金属膜118)隔离。在硬掩模薄膜108上和在Cu膜120上形成铜扩散保护膜122(第四绝缘层，SiCN膜)。
而且，绝缘膜116被设置为覆盖阻挡金属膜118的侧表面区域，除层间绝缘膜102的附近之外。更具体地说，部分刻蚀停止膜104设置在绝缘膜116正下方。换句话说，绝缘膜116与多层绝缘膜140具有绝缘膜116延伸贯穿低介电常数绝缘膜106和硬掩模薄膜108以及被嵌入至少部分刻蚀停止膜104内的关系。而且，刻蚀停止膜104和低介电常数绝缘膜106之间的界面附近的绝缘膜116的薄膜厚度大于低介电常数绝缘膜106和硬掩模薄膜108之间的界面处的绝缘膜116的薄膜厚度。此外，绝缘膜116由类似于刻蚀停止膜104的材料和铜扩散保护膜122的材料构成，并与刻蚀停止膜104和铜扩散保护膜122接触。
而且，绝缘膜116形成为覆盖导电体的阻挡金属膜118的外围，以及绝缘膜116的内径从多层绝缘膜104的表面(硬掩模薄膜108的侧面)至半导体衬底S的侧面沿厚度方向逐渐地减小。换句话说，绝缘膜116的内表面是向前渐缩的形状。
这里，低介电常数绝缘膜106可以由具有等于或小于3.5的介电常数的材料形成。可以通过采用例如，甲基聚硅氧烷、硅玻璃、多孔的甲基聚硅氧烷、多孔的有机硅玻璃等以及氢化的聚硅氧烷来形成低介电常数绝缘薄膜。因而，对于低介电常数绝缘膜106，具有等于或低于3.5的介电常数的材料的使用，在铜互连之间提供减小的寄生电容。
下面参考附图描述用于制造本实施例的半导体器件的方法。
图1至5是剖面图，说明用于制造图6所示的半导体器件1的方法。在图1至图5中不存在半导体衬底S的图例。
首先，如图1所示，通过公知的方法在已形成在半导体衬底上的层间绝缘膜102上依次形成由SiCN膜构成的刻蚀停止膜104、由氢化的聚硅氧烷膜构成的低介电常数绝缘膜106以及由SiO2膜构成的硬掩模薄膜108，以形成多层绝缘膜140。
连续地，在多层绝缘膜140上顺序地形成抗反射涂层(ARC)膜110和光刻胶膜112，以及通过公知的光刻技术在光刻胶薄膜112中形成希望的图形。
接下来，如图2所示，通过构图的光刻胶膜112的掩模，顺序地刻蚀ARC膜110、硬掩模薄膜108和低介电常数绝缘膜106，以形成开口114。关于刻蚀停止膜104，可以选择利用用于刻蚀低介电常数绝缘膜106(氢化的聚硅氧烷膜)的刻蚀气体能提供一定的刻蚀速率选择率(亦即，提供大的选择率)的材料构成的薄膜用于刻蚀停止膜104(例如，SiCN膜)。因此，利用刻蚀停止膜104，通过刻蚀形成的开口114的前缘在低介电常数绝缘膜106的界面处停止。顺序地，通过灰化工艺剥离光刻胶膜112和ARC膜110，以及利用洗提溶液除去其残留物。
此外，如图3所示，在惰性气体气氛内，在CVD或PVD室中溅射刻蚀在开口114的底部上露出的部分刻蚀停止膜104，以刻蚀开口114的底部上的部分刻蚀停止膜104，构成刻蚀停止膜104的材料(例如，SiCN膜)被粘附在开口114的侧壁上，形成绝缘膜116(保护膜)。
这里，当进行溅射刻蚀时，优选设计在溅射刻蚀工序之后，开口114的底部上的部分刻蚀停止膜104应该剩余，因为如果部分刻蚀停止膜104被完全刻蚀掉(即，如果开口114延伸贯穿刻蚀停止膜104)，那么在通过溅射刻蚀的刻蚀工序过程中，在如下面的金属层(未示出)的结构中发生损坏，导致金属层(并示出)的电阻增加的问题等。
在此情况下用于溅射刻蚀的工艺条件可以是例如：在惰性气体如Ar气体气氛下；上线圈在1MHz以上和200W以上；在13.56MHz的频率下具有200W以上功率的衬底偏压；以及1mmTorr以下的气体压力。具体，可以通过在等于或低于1mmTorr的气压的低压下进行溅射刻蚀，更高效率地溅射开口114的底部上的部分绝缘膜(刻蚀停止膜104)。
通过溅射刻蚀形成的绝缘膜116覆盖低介电常数绝缘膜106和硬掩模薄膜108之间的界面的开口114中的露出部分，以及覆盖低介电常数绝缘膜106和刻蚀停止膜104之间的界面的开口114中的露出部分。由于通过溅射刻蚀工序形成绝缘膜116，因此在将溅射的薄膜附近容易淀积薄膜。更具体地说，绝缘膜116具有其中当随距开口底部的距离增加时薄膜厚度逐渐减小的几何形状。
接下来，如图4所示，通过各向异性深刻蚀除去开口114底部正下方剩余的残余刻蚀停止膜104。这些提供开口114的位置，开口114延伸贯穿多层绝缘膜140。由于此时进行各向异性深刻蚀，开口114的侧壁中形成的绝缘膜116剩余，极少被刻蚀。
接下来，如图5所示，在开口114的底表面和侧表面的整个表面上形成包括阻挡金属膜118(Ta/TaN膜)和籽晶Cu膜(未示出)的多层膜。连续地，通过在籽晶Cu膜上的金属电镀工序形成Cu膜120。此外，通过化学机械抛光(CMP)除去硬掩模薄膜108上形成的阻挡膜118和Cu膜120的不需要部分，以形成由阻挡金属膜118和Cu膜120构成的Cu互连。
然后，如图6所示，在硬掩模薄膜108、阻挡金属膜118和Cu膜120的整个表面上形成由SiCN膜(Cu扩散阻挡膜)构成的抗铜扩散膜122。
下面将描述通过采用根据本实施例的半导体器件的互连结构获得的有益效果。
根据本实施例的半导体器件1，可以增加相邻Cu互连之间的隔离电压。更具体地说，绝缘膜116被设置为使由阻挡金属膜118和Cu膜120构成的Cu互连与低介电常数绝缘膜106和硬掩模薄膜108之间的线性界面隔离。此外，绝缘膜116被设置为使由阻挡金属膜118和Cu膜120构成的Cu互连与低介电常数绝缘膜106和刻蚀停止膜104之间的线性界面隔离。因此，可以有效地抑制易于在绝缘层之间界面发生的介电击穿。结果，可以增加相邻Cu互连之间的隔离电压。
此外，根据本实施例的半导体器件，增加绝缘层之间的粘结强度。更具体地说，由于绝缘膜116、刻蚀停止膜104和铜扩散保护膜122由相同的材料(SiCN膜)构成，因此可以增强绝缘膜116与刻蚀停止膜104的粘附力和绝缘膜116与铜扩散保护膜122的粘附力，由此在绝缘层之间提供增加的粘结强度。
阻挡金属膜118通常通过物理汽相淀积(PVD)工艺淀积，以及当绝缘膜的内表面的形状不向前渐缩时，或例如，是垂直于半导体衬底s的竖直面时，构成阻挡金属膜118的金属分子到达绝缘膜116的内表面的下部(层间绝缘膜102的最接近部分)和在阻挡金属膜118的形成中在绝缘膜116的内表面的下部上淀积金属分子是困难的。因此，在阻挡金属膜118的形成过程中可能产生空隙。
相反，在本实施例中，构成阻挡金属膜118的金属分子可以容易地到达绝缘膜116的内表面的下部(层间绝缘膜102的最接近部分)，以及在阻挡金属膜的形成过程中，通过实现向前渐缩的形状至绝缘膜116的内表面，以形成其作为倾斜面的内表面，可以在绝缘膜116的内表面的下部上淀积金属分子。利用该结构，可以防止在阻挡金属膜118的形成中产生空隙。
换句话说，根据本实施例的半导体器件1，可以获得显示出改进的制造稳定性的半导体器件。
而且，在本实施例中，绝缘膜116具有一几何形状，其中当距刻蚀停止膜104的距离增加时，薄膜厚度逐渐地减小，在刻蚀停止膜104和低介电常数绝缘膜106之间的界面处绝缘膜116的薄膜厚度大于低介电常数绝缘膜106和硬掩模薄膜108之间的界面处的绝缘膜116的薄膜厚度。
这里，可以在低介电常数绝缘膜106的表面上进行表面处理，如等离子体处理，以增强介电常数绝缘膜106与硬掩模薄膜108的粘附力，以便可以实现低介电常数绝缘膜106与硬掩模薄膜108的提高粘附力。
另一方面，由SiCN膜等构成的刻蚀停止膜104与由具有等于或低于3.5的介电常数的材料构成的低介电常数绝缘膜的粘附力是差的，具体，当低介电常数绝缘膜106由具有等于或低于2.5的介电常数的材料构成时，刻蚀停止膜104和低介电常数绝缘膜106的界面的粘附力被减小，因此当例如进行TDDB测试时，增加在前述界面处导致击穿的可能性。
尽管，预期在刻蚀停止膜104上进行表面处理如等离子体处理，以便提高刻蚀停止膜104与低介电常数绝缘膜106的粘附力，这里，它常常可能是即使在刻蚀停止膜104上进行表面处理，由SiCN膜构成的刻蚀停止膜104与低介电常数绝缘膜106的粘附力也不增加的情况。
为了解决该问题，刻蚀停止膜104和低介电常数绝缘膜106之间的界面处绝缘膜116的薄膜厚度被选择为大于低介电常数绝缘膜106和硬掩模薄膜108之间的界面处的绝缘膜116的薄膜厚度，以便可以安全地防止在刻蚀停止膜104和低介电常数绝缘膜之间发生的剥离。例如，可以防止在刻蚀停止膜104和低介电常数绝缘膜106之间的界面处发生的故障，由此提供增加的电阻。
而且，由于刻蚀停止膜104部分地剩余，因此当通过溅射刻蚀工艺使部分刻蚀停止膜104粘附到开口114的侧表面，形成绝缘膜116时，对刻蚀停止膜104的下结构造成的损坏可以被抑制。结果，可以增加半导体器件的制造稳定性。
第二实施例
图10是剖面图，说明根据第二实施例的半导体器件2的结构。
本实施例的半导体器件2的结构基本上类似于第一实施例的半导体器件1的结构，除了绝缘膜116被涂敷到在Cu互连(Cu膜128和阻挡金属膜126)上形成的Cu通孔栓塞(阻挡金属膜Cu膜136和118)之外。
在本实施例的半导体器件2中，Cu通孔栓塞形成在Cu互连上。此外，Cu互连形成在包括刻蚀停止膜130、低介电常数绝缘膜132和硬掩模薄膜134的多层绝缘膜142内。在图10中，类似于图6，设置绝缘膜116，使Cu通孔栓塞的阻挡金属膜118与低介电常数绝缘膜106和硬掩模薄膜108的界面分开。该绝缘膜116使低介电常数绝缘膜106和刻蚀停止膜104的界面与Cu通孔栓塞的阻挡金属膜118隔离。这里，关于Cu互连的互连结构，也可以分开地形成图6所示的附加绝缘膜116。
根据本实施例的半导体器件2，可以增加相邻的铜通孔栓塞之间的隔离电压。更具体地说，通过提供使Cu通孔栓塞与绝缘层之间的界面隔离的绝缘膜代替提供Cu互连，可以有效地抑制绝缘层之间界面处发生的介电击穿。结果，可以增加相邻Cu通孔栓塞之间的隔离电压。此外，也可以获得由采用第一实施例的结构可获得的有益效果。
第三实施例
图9是剖面图，说明根据第三实施例的半导体器件3的结构。
本实施例的半导体器件3的结构基本上类似于第一实施例的半导体器件，除了绝缘膜124延伸贯穿多层绝缘膜140与层间绝缘膜102接触之外。更具体地说，与第一实施例的结构不同之处在于其中在第一实施例中，刻蚀停止膜104的部分设置在绝缘膜116的正下方，本实施例的结构不包括设置在绝缘膜124正下方的刻蚀停止膜104。
下面将参考附图描述用于制造本实施例的半导体器件的方法。
用于制造本实施例的半导体器件3的方法基本上类似于第一实施例的半导体器件，除了通过在各向异性干法刻蚀工序中引起的开口114的侧壁上构成刻蚀停止膜104的材料的粘附力，代替进行刻蚀停止膜104的溅射刻蚀，形成绝缘膜之外。
图7和图8是剖面图，说明用于制造9所示的半导体器件的方法。
为了制造本实施例的半导体器件，首先进行图1和图2所示的工序步骤，与第一实施例共同的那些工序不再描述其细节。在图7和图8中不存在半导体衬底S的图例。
如图7所示，进行刻蚀停止膜104的各向异性干法刻蚀，完成图2所示的工序一次。此时，可以选择合适的刻蚀条件，以在开口114的侧壁上提供构成刻蚀停止膜104的材料的粘附力，由此形成绝缘膜124。
此时的刻蚀条件可以是例如采用至少包含氟化碳气体、氮气或氢气的刻蚀剂气体的条件。此外，为了提供在刻蚀工序中容易粘附到侧壁的绝缘膜124(保护膜)，也可以增加刻蚀停止膜104中的碳浓度。例如，10原子％以上的碳浓度的刻蚀停止膜104提供在刻蚀工序中更容易粘附在侧壁上的绝缘膜124。
然后，如图8所示，在开口114的底表面和侧表面的整个表面上顺序地形成阻挡金属膜118和籽晶Cu膜(未示出)。连续地，通过金属电镀工艺，在籽晶Cu膜上形成Cu膜120。此外，通过化学机械抛光(CMP)除去硬掩模薄膜108上形成的阻挡膜118和Cu膜120的不需要部分，以形成由Cu膜120和阻挡金属膜构成的Cu互连。
然后，如图9所示，在硬掩模薄膜108和Cu膜120上形成由SiCN膜(Cu扩散阻挡膜)构成的抗铜扩散膜122。
下面将描述通过采用根据本实施例的半导体器件获得的有益效果。
根据本实施例的半导体器件，除第一实施例的有益效果之外，获得提供半导体器件的改进的制造稳定性的有益效果。更具体地说，由于在完成硬掩模薄膜108和低介电常数绝缘膜106的刻蚀之后，刻蚀停止膜104可以以各向异性干法刻蚀形成绝缘膜124，因此不需要用于使该工艺过渡为溅射刻蚀等的任意过渡工艺，由此减小必要的工序步骤。此外，由于在这种结构中可以在相对中性的条件下进行各向异性干法刻蚀，因此即使刻蚀停止膜104被完全除去，也可以抑制对刻蚀停止膜104的下结构造成的损坏。结果，可以增加半导体器件的制造稳定性。
第四实施例
图11是剖面图，说明根据第四实施例的半导体器件4的结构。本实施例的半导体器件2的结构基本上类似于第三实施例的半导体器件1的结构，除了绝缘膜124被涂敷到在Cu互连(Cu膜128和阻挡金属膜126)上形成的Cu通孔栓塞(阻挡金属膜Cu膜136和118)之外。
在本实施例的半导体器件4中，Cu通孔栓塞形成在Cu互连上。此外，Cu互连形成在包括刻蚀停止膜130、低介电常数绝缘膜132和硬掩模薄膜134的多层绝缘膜142内。在图11中，类似于图9，设置使Cu通孔栓塞间阻挡金属膜118与低介电常数绝缘膜124和硬掩模薄膜118之间的界面分开的绝缘膜124。绝缘膜124使低介电常数绝缘膜106和刻蚀停止膜104间的界面与Cu通孔栓塞间阻挡金属膜118隔离。这里，关于Cu互连的互连结构，也可以分开地形成图6所示的绝缘膜116。
根据本实施例的半导体器件，可以增加相邻的铜通孔栓塞之间的隔离电压。更具体地说，通过提供使Cu通孔栓塞与绝缘层之间的界面隔离的绝缘膜，代替提供Cu互连，可以有效地抑制绝缘层之间界面处发生的介电击穿。结果，可以增加相邻Cu通孔栓塞之间的隔离电压。此外，也可以获得由采用第一实施例的结构可获得的有益效果。
尽管上面根据附图描述了本发明的优选实施例，但是应当理解上面公开内容用于说明本发明的目的，以及也可以采用除上述结构以外的各种结构。
例如，尽管上述实施例描述了多层绝缘膜140作为通过依次形成刻蚀停止膜104、低介电常数绝缘膜106和硬掩模薄膜108形成的结构，但是不希望将发明的范围特别限于此。
多层绝缘膜140的结构不局限于三层结构，以及可以是具有四层以上的结构。在此情况下，绝缘膜可以被配置为覆盖这些绝缘层之间的界面的所有端部，以对由介电击穿发生的短路提供有效的抑制。
此外，尽管在上述实施例中低介电常数绝缘膜106采用了氢化的聚硅氧烷膜，刻蚀停止膜104采用了SiCN膜，但是不限于此，例如，低介电常数绝缘膜106可以采用甲基硅烷，以及刻蚀停止膜104可以采用包含甲基硅烷的SiC膜。
由于在此情况下，在低介电常数绝缘膜106和刻蚀停止膜104的界面处包含有机官能团如甲基，低介电常数绝缘膜106与刻蚀停止膜104的粘附力特别被降低。即使通过在刻蚀停止膜104上进行表面处理如等离子体处理，破坏刻蚀停止膜104中的甲基，但是低介电常数绝缘膜106中的甲基也不被破坏，因此，低介电常数绝缘膜106与刻蚀停止膜104的粘附力增加。
这里，可以通过在低介电常数绝缘膜106上进行表面处理增加低介电常数绝缘膜106与硬掩模薄膜108的粘附力，以破坏低介电常数绝缘膜106的表面中的甲基。
因此，当低介电常数绝缘膜106可以采用甲基硅氧烷膜和刻蚀停止膜104可以采用包含甲基硅烷的SiC膜时，特别优选在刻蚀停止膜104和低介电常数绝缘膜106之间的界面处提供绝缘膜116的薄膜厚度大于低介电常数绝缘膜106和硬掩模薄膜108之间的界面处的绝缘膜116的薄膜厚度，与上述实施例一样。利用该结构，可以安全地防止在刻蚀停止膜104和低介电常数绝缘膜106之间发生的剥离。
显然本发明不限于上述实施例，在不脱离本发明的范围和精神的条件下，可以进行改进和改变。

Claims (19)

1.一种半导体器件，包括：
半导体衬底；
设置在所述半导体衬底的上部上的多层绝缘膜；
包含铜或铜合金的导电体，所述导电体设置为延伸贯穿所述多层绝缘膜；以及
设置在所述多层绝缘膜和所述导电体之间的绝缘膜，
其中所述多层绝缘膜包括第一绝缘层、第二绝缘层和第三绝缘层，所述第二绝缘层被设置在所述第一绝缘层上且具有比所述第一绝缘层的介电常数更低的介电常数，所述第三绝缘层被设置在所述第二绝缘层上且具有比所述第二绝缘层的介电常数更高的介电常数，以及
其中所述绝缘膜使所述导电体与所述第一绝缘层和所述第二绝缘层之间的界面隔离，以及使所述导电体与所述第二绝缘层和所述第三绝缘层之间的界面隔离。
2.根据权利要求1的半导体器件，其中提供所述绝缘膜与所述多层绝缘膜的关系，以便所述绝缘膜延伸贯穿所述第二绝缘层和所述第三绝缘层以嵌入所述第一绝缘层的至少一部分内。
3.根据权利要求1的半导体器件，其中所述绝缘膜延伸贯穿所述多层绝缘膜。
4.根据权利要求1的半导体器件，其中所述第一绝缘层和所述第二绝缘层之间的界面附近中的所述绝缘膜的薄膜厚度大于所述第二绝缘层之间和所述第三绝缘层之间的界面附近中的所述绝缘膜的薄膜厚度。
5.根据权利要求4的半导体器件，其中所述绝缘膜的薄膜厚度随着距所述多层绝缘膜的底部的距离增加而逐渐地减小。
6.根据权利要求1的半导体器件，其中所述绝缘膜包含与所述第一绝缘层的材料相似类型的材料。
7.根据权利要求1的半导体器件，其中所述第二绝缘层的特定介电常数等于或小于3.5。
8.根据权利要求1的半导体器件，其中所述导电体包括铜或铜合金层，以及覆盖所述铜或铜合金层的底表面和侧表面的阻挡金属膜。
9.根据权利要求1的半导体器件，还包括设置在所述多层绝缘膜上的第四绝缘层。
10.根据权利要求9的半导体器件，其中所述绝缘膜包含与所述第一绝缘层和所述第四绝缘层的材料相似类型的材料，以及形成为与所述第一绝缘层和所述第四绝缘层接触。
11.根据权利要求1的半导体器件，其中互连被设置在所述多层绝缘膜中，以及所述导电体至少包括所述互连的一部分。
12.根据权利要求1的半导体器件，还包括设置在所述半导体衬底和所述多层绝缘膜之间的互连，以及所述导电体至少包括耦合到所述互连的通孔栓塞的一部分。
13.一种用于制造半导体器件的方法，包括：
在半导体衬底的上部上形成多层绝缘膜，多层绝缘膜包括第一绝缘层、第二绝缘层和第三绝缘层，所述第二绝缘层设置在所述第一绝缘层上且具有比所述第一绝缘层的介电常数更低的介电常数，所述第三绝缘层设置在所述第二绝缘层上且具有比所述第二绝缘层的介电常数更高的介电常数；
通过形成开口形成绝缘膜，开口延伸贯穿所述多层绝缘膜并且覆盖所述第一绝缘层和所述第二绝缘层之间的界面附近中的所述开口的部分侧表面和所述第二绝缘层和所述第三绝缘层之间的界面附近中的所述开口的部分侧表面；以及
在所述开口内的所述绝缘膜的部分内部上形成包含铜或铜合金的导电体，以便延伸贯穿所述多层绝缘膜。
14.根据权利要求13的方法，其中所述形成所述绝缘膜包括，当通过溅射刻蚀部分所述第一绝缘层形成绝缘膜时，在所述开口的侧表面上提供部分所述第一绝缘层的粘附力。
15.根据权利要求14的方法，其中所述形成所述绝缘膜包括：通过溅射刻蚀部分所述第一绝缘层，形成包括在所述第一绝缘层内的所述开口的底表面；以及通过部分地除去所述开口的底表面正下方的第一绝缘层形成延伸贯穿所述多层绝缘膜的所述开口。
16.根据权利要求13的方法，其中所述形成所述绝缘膜包括，当通过进行所述第一绝缘层的各向异性干法刻蚀形成所述开口时，在所述开口的侧表面上提供部分所述第一绝缘层的粘附力。
17.根据权利要求16的方法，其中所述提供部分所述第一绝缘层的粘附力包括通过采用包含氟化碳气体和氮气或氢气的刻蚀剂气体进行各向异性干法刻蚀。
18.根据权利要求13的方法，其中所述形成所述导电体包括，在所述开口内的所述绝缘膜的部分内部上形成阻挡金属膜，以及
在所述开口内的所述阻挡金属膜的部分内部上形成铜或铜合金层。
19.根据权利要求1的半导体器件，其中所述绝缘膜的内部将形成向前渐缩的形状。
CNB2005101068182A 2004-09-22 2005-09-22 半导体器件及其制造方法 Expired - Fee Related CN100346468C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004276038 2004-09-22
JP2004276038A JP4878434B2 (ja) 2004-09-22 2004-09-22 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN1753164A true CN1753164A (zh) 2006-03-29
CN100346468C CN100346468C (zh) 2007-10-31

Family

ID=36073077

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005101068182A Expired - Fee Related CN100346468C (zh) 2004-09-22 2005-09-22 半导体器件及其制造方法

Country Status (3)

Country Link
US (2) US7135776B2 (zh)
JP (1) JP4878434B2 (zh)
CN (1) CN100346468C (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101924094A (zh) * 2009-04-24 2010-12-22 瑞萨电子株式会社 半导体器件和制造半导体器件的方法
CN101996270A (zh) * 2009-08-12 2011-03-30 瑞萨电子株式会社 半导体器件的设计方法及其制造方法
CN103956342A (zh) * 2014-04-30 2014-07-30 惠州市力道电子材料有限公司 内含固体金属导热填充物的高导热陶瓷基板及其制备工艺
CN107104106A (zh) * 2017-04-10 2017-08-29 武汉华星光电技术有限公司 Tft基板的制作方法及tft基板
CN110400757A (zh) * 2019-07-19 2019-11-01 微智医疗器械有限公司 半导体器件的封装方法、封装组件及电子设备
CN111834341A (zh) * 2020-06-17 2020-10-27 珠海越亚半导体股份有限公司 电容电感嵌埋结构及其制作方法和基板

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100078150A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법
JP2012038961A (ja) * 2010-08-09 2012-02-23 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US8975729B2 (en) 2012-01-13 2015-03-10 Qualcomm Incorporated Integrating through substrate vias into middle-of-line layers of integrated circuits
KR101907694B1 (ko) 2012-03-06 2018-10-12 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
JP6788400B2 (ja) * 2016-07-08 2020-11-25 東京エレクトロン株式会社 被処理体を処理する方法
US10304729B2 (en) * 2016-11-29 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming interconnect structures
US10923397B2 (en) * 2018-11-29 2021-02-16 Globalfoundries Inc. Through-substrate via structures in semiconductor devices
US20220359263A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Devices with Reduced Capacitances

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5362666A (en) * 1992-09-18 1994-11-08 Micron Technology, Inc. Method of producing a self-aligned contact penetrating cell plate
JPH09139424A (ja) * 1995-11-13 1997-05-27 Ricoh Co Ltd 半導体装置およびその製造方法
US5886410A (en) * 1996-06-26 1999-03-23 Intel Corporation Interconnect structure with hard mask and low dielectric constant materials
US6143646A (en) * 1997-06-03 2000-11-07 Motorola Inc. Dual in-laid integrated circuit structure with selectively positioned low-K dielectric isolation and method of formation
JP3300643B2 (ja) * 1997-09-09 2002-07-08 株式会社東芝 半導体装置の製造方法
JP2000021984A (ja) * 1998-06-26 2000-01-21 Nippon Steel Corp 半導体装置の製造方法
JP2000091422A (ja) * 1998-09-16 2000-03-31 Sony Corp 多層配線構造の製造方法
US6127070A (en) * 1998-12-01 2000-10-03 Advanced Micro Devices, Inc. Thin resist with nitride hard mask for via etch application
JP2000294634A (ja) * 1999-04-07 2000-10-20 Nec Corp 半導体装置及びその製造方法
US6271127B1 (en) * 1999-06-10 2001-08-07 Conexant Systems, Inc. Method for dual damascene process using electron beam and ion implantation cure methods for low dielectric constant materials
JP2001102449A (ja) 1999-10-01 2001-04-13 Hitachi Ltd デュアルダマシンエッチング方法及びそれを用いた半導体の製造方法
JP2001176967A (ja) * 1999-12-21 2001-06-29 Nec Corp 半導体装置及びその製造方法
US6380073B1 (en) * 2000-08-29 2002-04-30 United Microelectronics Corp. Method for forming metal interconnection structure without corner faceted
JP2002134609A (ja) * 2000-10-23 2002-05-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6424038B1 (en) * 2001-03-19 2002-07-23 Taiwan Semiconductor Manufacturing Co., Ltd Low dielectric constant microelectronic conductor structure with enhanced adhesion and attenuated electrical leakage
US6583043B2 (en) * 2001-07-27 2003-06-24 Motorola, Inc. Dielectric between metal structures and method therefor
US6723310B2 (en) * 2002-07-29 2004-04-20 Albert Zofchak Hair conditioning formulation
US6680258B1 (en) * 2002-10-02 2004-01-20 Promos Technologies, Inc. Method of forming an opening through an insulating layer of a semiconductor device
US7241696B2 (en) * 2002-12-11 2007-07-10 International Business Machines Corporation Method for depositing a metal layer on a semiconductor interconnect structure having a capping layer
JP3715626B2 (ja) * 2003-01-17 2005-11-09 株式会社東芝 半導体装置の製造方法および半導体装置
JP3676784B2 (ja) * 2003-01-28 2005-07-27 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US6803660B1 (en) * 2003-01-29 2004-10-12 International Business Machines Corporation Patterning layers comprised of spin-on ceramic films
US7253098B2 (en) * 2004-08-27 2007-08-07 International Business Machines Corporation Maintaining uniform CMP hard mask thickness

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101924094A (zh) * 2009-04-24 2010-12-22 瑞萨电子株式会社 半导体器件和制造半导体器件的方法
CN101924094B (zh) * 2009-04-24 2016-03-09 瑞萨电子株式会社 半导体器件和制造半导体器件的方法
CN101996270A (zh) * 2009-08-12 2011-03-30 瑞萨电子株式会社 半导体器件的设计方法及其制造方法
CN103956342A (zh) * 2014-04-30 2014-07-30 惠州市力道电子材料有限公司 内含固体金属导热填充物的高导热陶瓷基板及其制备工艺
CN107104106A (zh) * 2017-04-10 2017-08-29 武汉华星光电技术有限公司 Tft基板的制作方法及tft基板
CN110400757A (zh) * 2019-07-19 2019-11-01 微智医疗器械有限公司 半导体器件的封装方法、封装组件及电子设备
CN111834341A (zh) * 2020-06-17 2020-10-27 珠海越亚半导体股份有限公司 电容电感嵌埋结构及其制作方法和基板

Also Published As

Publication number Publication date
JP4878434B2 (ja) 2012-02-15
JP2006093351A (ja) 2006-04-06
US20060060975A1 (en) 2006-03-23
CN100346468C (zh) 2007-10-31
US20070032070A1 (en) 2007-02-08
US7135776B2 (en) 2006-11-14
US7473630B2 (en) 2009-01-06

Similar Documents

Publication Publication Date Title
CN100346468C (zh) 半导体器件及其制造方法
CN1293622C (zh) 半导体器件及其制造方法
CN1260789C (zh) 电路板,半导体装置制造方法,及电镀系统
CN1967800A (zh) 半导体集成电路器件的制造方法
CN1674251A (zh) 半导体器件的制造方法及由此制造的半导体器件
CN1835226A (zh) 半导体器件及其制造方法
CN100346466C (zh) 半导体器件及其制造方法
CN1476072A (zh) 半导体器件
CN1499626A (zh) 半导体器件及其制造方法
CN1790702A (zh) 改进的hdp氮化物基ild盖层
CN1518075A (zh) 有机绝缘膜、其制造方法、使用该有机绝缘膜的半导体器件及其制造方法
CN1873944A (zh) 半导体器件及其制造方法
CN1650408A (zh) 具有多层配线结构的半导体装置及其制造方法
CN1304172A (zh) 半导体器件的制造方法
CN100343975C (zh) 半导体装置的制造方法
CN1773690A (zh) 半导体结构及其制造方法
CN1551353A (zh) 包括金属互连和金属电阻器的半导体器件及其制造方法
CN1734760A (zh) 半导体元件及其制造方法
CN1245750C (zh) 使用无氮介电蚀刻停止层的半导体元件及其工艺
CN1601741A (zh) 半导体器件及其制造方法
CN101043021A (zh) 具有镶嵌形成的配线的半导体器件及其制造方法
CN1118095C (zh) 利用化学机械抛光工艺的半导体器件制造方法
CN1819130A (zh) 半导体装置及其制造方法、电路基板、及电子仪器
CN1612336A (zh) 半导体装置及其制造方法
CN1314102C (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20071031

Termination date: 20140922

EXPY Termination of patent right or utility model