DE2324914B2 - - Google Patents

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DE2324914B2 DE2324914A DE2324914A DE2324914B2 DE 2324914 B2 DE2324914 B2 DE 2324914B2 DE 2324914 A DE2324914 A DE 2324914A DE 2324914 A DE2324914 A DE 2324914A DE 2324914 B2 DE2324914 B2 DE 2324914B2
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Description

60
Eimerkettenschaltungen sind Schieberegister, die zur Kurzzeitspeicherung oder zur Verzögerung digitaler oder analoger Signale geeignet sind. Eine Eimerkettenschaltung besteht aus einer kettenartigen Anordnung b5 von Schalttransistoren und zugehöriger Kapazitäten, deren Umladung von Stufe zu Stufe im Rhythmus einer Taktfrequenz erfolgt. Zur Realisierung einer solchen Schaltung mit einer großen Stufenzahl bietet sich ganz besonders die halbleitertechnologische Integration an.
Bekanntgeworden sind bisher Ausführungen in bipolarer Siliciumplanartechnologie sowie in Silicium-MOS-Technologie mit MOS-Transistoren vom Anreidterungstyp. In diesem Zusammenhang wird orientierend auf die Zeitschrift »Electronics« vom 28.2.1972, Seiten 62 bis 77, verwiesen. Gegenüber der bipolaren Eimerkette zeichnet sich die MOS-Eimerkette durch größere Einfachheit der Technologie und durch geringere Ladungsverluste aus. Letzteres ermöglicht die Realisierung höherer Stufenzahlen.
Es ist auch bekannt, zwecks Erhöhung der Signalbandbreite Eimerketten in MOS-n-KanaltechnoIogie auszuführen. N-Kanal-Transistoren schalten wegen der größeren Beweglichkeit der Elektronen gegenüber der von Löchern etwa dreimal schneller als p-Kanal-Transistoren. Daher erzielt man mit n-Kanal-Eimerketten größere Signalbandbreiten als mit p-Kanal-Eimerketten.
Für viele Anwendungen ist jedoch eine weitere Erhöhung der Bandbreite von großem Interesse. Aus dem Aufsatz von B. Kurz, M.B. Barron und W.J. Butler, »New monolithic high-speed analog delay lines« in »IEEE Journal of Solid-State Circuits« (August 1972), Seite 300, ist bekannt, Eimerketten mit Sperrschichtfeldeffekt-Transistoren (JFET) oder mit Metall-Ha'bleiter-Sperrschichtfeldeffekt-Transistoren (MESFET) zu realisieren. Beides sind Feldeffekttransistoren vom Verarmungstyp und wurden folgende Vorteile bieten:
1) den Wegfall der Gate-Überlappkapazitäten, daher minimale Rückwirkung, größeren Aussteuerbereich und indirekt dadurch auch geringere Dämpfung,
2) höhere Trägerbeweglichkeit durch größere Kanaltiefe und geringeren Oberflächeneinfluß, daher höhere Schaltgeschwindigkeit, geringere Dämpfung, größere Bandbreite,
3) die Möglichkeit des Betriebs mit kleinen Taktspannungen,
4) die Möglichkeit der gleichzeitigen Verkleinerung von Drain-Source-Rückwirkung und Sperrschichtkapazität.
Es ist jedoch ein Nachteil der relativ schwierigen JFET- oder MESFET-Technologien, daß sie bei der Anwendung auf Schaltungen entsprechender Komplexität wesentlich geringere Ausbeuten liefern als die erprobte MOS-Technologie.
Die Autoren der vorstehend genannten Veröffentlichung stellen die Vorteile der JFET- oder MESFET-Eimerkette den Eigenschaften der MlS-Eimerkette gegenüber und beziehen sich dabei auf die bisher nur bekannte MIS-Eimerkette vom Anreicherungstyp. Die Möglichkeit, daß eine MIS-Eimerkette auch mit MIS-Verarmungstransistoren realisiert werden könnte, wird nicht in Erwägung gezogen, weil offenbar ein Vorurteil gegen diese besteht.
Das Vorurteil erklärt sich aus der Tatsache, daß bei einer MlS-Eimerkette aus gewöhnlichen MIS-Verarmungstransistoren mit Inversionskanal die Vorteile 2 und 4 wegfallen wurden.
Die Möglichkeit, MlS-Verarmungstransistoren mit dotiertem Kanal zu verwenden, bei denen wenigstens der Vorteil Nr. 4 dazugewonnen werden kann, wird von den Autoren nicht erwähnt. Offenbar erstreckt sich das Vorurteil bezüglich des wichtigen Vorteils Nr. 2 (Bulk-Beweglichkeit) auch auf diese Struktur; denn auch
bei diesen Transistoren grenzt der Kanal an die Oberfläche. Bei dem Vorurteil wird aber außer acht gelassen, daß der Kanal beim Zusteuern mit wachsender Gate-Spannung sehr bald nicht mehr an der Oberfläche anliegt, sondern von dieser durch eine Raumladungszone getrennt ist Je mehr sich der Kanal dem Zustand der Abschnürung (Ugs= Up) nähert, um so größer wird der Abstand des Restkanals von der Oberfläche. Daher wird mit zunehmender Abschnürung die hohe Bulle-Beweglichkeit im Kanal schließlich voll wirksam. Somit bleibt auch der Vorteil 2 im wesentlichen erhalten.
Der Erfindungsgedanke ist es, unter anderem gerade diese Tatsache auszunutzen; denn die Beweglichkeit im fast abgeschnürten Kanal hat einen entscheidenden Einfluß auf die Signaldämpfung der Eimerkette. Der Einfluß der Oberfläche auf den Kanal kann auch von vornherein durch eine Vorspannung Uv am Gate der Transistoren ausgeschaltet werden.
Es ist daher die Aufgabe der Erfindung, die herstellungstechnischen und wirtschaftlichen Vorteile der MOS-Technologie mit den funktionsmäßigen Vorteilen einer Eimerkette aus Verarmungstransistoren zu verbinden.
Diese Aufgabe wird durch die im Anspruch 1 angegebene Erfindung gelöst
Als Feldeffekttransistoren werden vorzugsweise n-Kanal-Feldeffekttransistoren verwendet deren Gate-Isolierschicht zumindest teilweise aus einem Oxyd besteht und/oder die weitgehend mit den bewährten Prozeß-Schritten der MOS-Technologie hergestellt werden können.
Insbesondere werden Feldeffekttransistoren mit dotiertem η-Kanal unter der Gate-Isolierschicht auf einem p-Substrat verwendet wobei die dotierte n-Kanalzone durch Epitaxie, durch Diffusion, durch ir> ionenimplantation oder durch eine Kombination von Ionenimplantation und Diffusion erzeugt werden soll. In diesem Fall weisen die Kanalzonen also dotierende Verunreinigungen vom Leitungstyp der Source- und Drain-Zonen in einer Konzentration oberhalb der Verunreinigungskonzentration im Substrat auf.
Die Erfindung soll aber auch den Fall einer MIS-Verarmungseimerkette einbeziehen, bei der der Kanal nicht durch eine dotierte Schicht realisiert wird, sondern wo er durch gezielten Einbau von genügend vielen positiven festen Ladungen im Gate-Oxyd oder in der Oxyd-Halbleiter-Grenzfläche an der Halbleiteroberfläche induziert wird. Dabei handelt es sich also um einen reinen Inversionskanal, so daß hier auf den Vorteil 2 verzichtet werden muß. Beim Einbau der positiven Ladungen wird es sich z. B. um Alkaliionen handeln (K, Na, Cs), deren Einbau durch Ionenimplantation erfolgen kann. Die Herstellung von MOS-Feldeffekttransistoren durch Ionenimplantation ist im Prinzip aus der Zeitschrift »Electronics« vom 24. April 1972, Seiten 85 bis 90, bekannt
Die vollen Vorteile einer IGFET-Verarmungseimerkette erhält man jedoch bei einer Struktur mit dotiertem n-K?nal.
Der Erfindungsgedanke soll nun anhand der Figuren der Zeichnung näher erläutert werden.
F i g. 1 zeigt die bekannte integrierte Eimerkettenschaltung mit n-Kanal-Anreicherungstransistoren im Schnitt senkrecht zur Oberflächenseite eines plattenförmigen Halbleiterkörpers 1. Dargestellt sind die Eingangsstufe und die zwei ersten verzögernden Stufen mit den Gate-Elektroden Gu G2, G3 auf der Gate-Isolierschicht 2.
F i g. 2 zeigt das zugehörige Schaltbild. Die Kapazitäten sind
die Arbeits- oder Pumpkapazität:
C= WIc01.
die Rückwirkungskapazität:
Cr= W-Al· Ca,
und die Sperrschichtkapazität:
Cj = W (I + I/ + S)Cj
mit
und
21/
W ist die Breite der Struktur senkrecht zur Zeichenebene.
F i g. 3 zeigt die Potentialverläufe Ue(U UKo (t). UK 1 C^ und Uk 2 (t)am Signaleingang der Leitung und an den Knotenpunkten K0. K\ und Ki hinter der Eingangsstufe und hinter den zwei folgenden Stufen. Ebenfalls dargestellt ist das Gate-Potential an den jeweiligen Transistoren (Ugo, Ugu Ugt).
Man kann zeigen, daß der maximale Aussteuerbereich dieser Anreicherungsleitung
AUau, = Ue max— Ue min
von der Amplitude Uc der Taktspannung Φ bzw. Φ abhängt und durch die in F i g. 4 angegebene Beziehung darzustellen ist Fig.4 zeigt AUEmll (Uc) auch in graphischer Darstellung.
Dabei gilt
Ur- U,
C-Cr
für IZ1. < U1
fur U<
C + Cj + Cr
Die entsprechende Information, welche die Fig. 1, 2, b5 3 und 4 für die Anreicherungsleitung liefern, bringen die F i g. 5,6, 7 und 8 für eine integrierte Eimerkettenschaltung nach der Erfindung.
Die Fig.5 zeigt im Querschnitt senkrecht zur Halbleiteroberfläche die integrierte Eimerkettenschalturig nach der Erfindung, die F i g. 6 deren Ersatzschalbild.
Beim Vergleich der Fig.5 und 1 sowie 6 und 2 erkennt man das Fehlen der Überlappkapazitäten bei den Verarmungstransistoren einer integrierten Eimerkettenschaltung nach der Erfindung. Die η+-Diffusionspolster 4, die als Source- bzw. Drain-Gebiet zweier benachbarter Transistoren dienen, brauchen die n-Zone 3 mit der Dicke x„ nicht zu durchstoßen, wie es in F i g. 5 dargestellt ist Sie können auch bei geringerer Tiefe in der n-Zone 3 eingebettet sein. Bei Herstellung der n-Zone 3 durch Ionenimplantation und/oder Diffusion kann die Dotierung durch selektives, maskiertes Aufbringen des dotierenden Elements (Phosphor, SB oder As) von vornherein auf die Kanalbreite W beschränkt werden. Wirri die n-Zone 3 jedoch mittels epitaktischen Wachstum > aufgebracht, so ist es zweckmäßig, eine durchgehende Schicht aufzubringen und die Breite W beispielsweise durch anschließende ρ+-Diffusion der Außengebiete zu begrenzen. Eine andere Möglichkeit der Begrenzung besteht in der Anwendung des bekannten Isoplanar- oder Planox-Verfahrens. Das ρ--Substrat 5 kann elativ hochohmig gewählt werden, ohne daß die Kanr liängenmodulation, die zur Dämpfung beiträgt, vergr ißert wird. Die Kanallängenmodulation wird primär durch die Dotierung der n-Zone 3, welche in die Kanalzonen aufgeteilt wird, selbst bestimmt.
Man hat daher die Möglichkeit, die Dotierung der Kanalzonen zur Erzielung einer kleinen Dämpfung und die Dotierung des Substrats S zur Erzielung einer kleinen Sperrschichtkapazität Cj und damit einer großen Aussteuerung unabhängig voneinander zu optimieren.
Die Dicke x„ der n-Zone 3 ist so zu bemessen, daß bei der Abschnürspannung Up die beiden Raumladungszonen, von denen die eine von den Gate-Elektroden G\, Gi, CJj ... her und die andere vom Substrat 5 her induziert wird, gerade aneinanderstoßen und damit die n-Zone 3 der Dicke xa gerade ausräumen. Bei homogener Dotierung der n-Zone 3 berechnet sich daher ihre Dicke nach der Formel:
-IAf/ II \ 2f'f* ι Λ. F*\ v f»
f 1"B V *„x/ Ox
F i g. 6 zeigt die Schaltung und F i g. 7 die Potentialverläufe. F i g. 8 zeigt die daraus ableitbare Beziehung zwischen maximalem Aussteuerbereich AUemax und der Taktamplitude Uo Dabei gilt
O für IA < U1
IO
+ NJ NA ■
20
25
30
35
40
45
50
55
60
Mit den Zahlen werten:
x„x = 1300Ä η,- = 1,5 χ 1O10
F11 =11,8 JVB= 1016CIn-3
r„ = 4 JV4 = !(Pcm-3
kTJq = 25 mV
und mit der Flachbaodspannung Urs = 1,2 V erhält man z. B. für eine Abschnürspannung Up=SWz
Xn = 035 Jim.
"ir i/, < i/r < r/, £±
Un
für IA > U.
C + Cj
15 Der Vergleich der F i g. 8 und 4 zeigt einen wichtigen Vorteil der Eimerkette mit MiS-Verarmungstransistoren. Beim Anreicherungstyp (Fig.4) erreicht der maximale Aussteuerbereich AUem» die Größe der Schwellenspannung Ut erst bei einer Taktspannung Uc, die etwa die doppelte Schwellenspannung beträgt Beim Verarmungstyp dagegen erreicht Δ Uε mix die Größe der Abschnürspannung schon bei einer Taktspannungsamplitude, die knapp über der Abschnürspannung liegt. Hinzu kommt, daß die Schwellenspannung beim Anreicherungstyp wegen des Substrateffektes relativ hoch liegt Mit dem Verarmungstyp ist es daher möglich, die gleiche Aussteuerung wie beim Anreicherungstyp mit kleinerer Taktspannung zu erzielen.
Fig.9 zeigt außerdem ein Ausführungsbeispiel in Silicium-Gate-Technologie, d.h. mit Gate-Elektroden G\,Gi... aus polykristallinem Silicium, bei der man eine kleine Überlappkapazität, die durch Unterdiffusion entsteht, in Kauf nimmt Dieser kleine Nachteil wird aufgewogen durch den Vorteil, daß man die Kontaktlükke s (vgl. F i g. 1 und 5), d. h. der gegenseitige Abstand der Gate-Elektroden, bis auf etwa die Stärke einer Gate-Oxyd-Dicke verringern kann. Dadurch wird das Verhältnis CjIC verringert und der Aussteuerbereich entsprechend vergrößert
Die F i g. 10,11 und 12 beziehen sich auf den Fall, wo die Taktpulse — Φ und — Φ einer Vorspannung — Uv fiberlagert sind. Fig. 10 zeigt die Potentialverläufe mit Vorspannung entsprechend der F i g. 7 ohne Vorspannung. Die Kurven unter den Klammern A, B, Cbetreffen nacheinander den zeitlichen Verlauf der Spannungen an der Eingangsstufe, der ersten Verzögerungsstufe und der zweiten Verzögerungsstufe. F i g. 11 zeigt das Potentialprofil senkrecht zur Oberfläche der MIS-Struktur mit den üblichen Abkürzungen des Bändermodells. £e bedeutet die potentielle Energie der Elektronen außerhalb der Schnittfläche. Man beachte die Einbettung der Kanalzone 6 zwischen zwei Raumladungszonen 7 und 8 (daher Bulk-Beweglichkeit!), von denen die Raumladungszone 7 an der Gate-Isolierschicht 2 unter der Gate-Elektrode G sich in die Zone 3 gemäß der F i g. 9 und die Raumladungszone 8 sich in das Substrat (F ig. 9) ausdehnt
Fig. 12 zeigt eine Schaltungsanordnung der integrierten Eimerkettenschaltung nach der Erfindung mit den Taktgeneratoren für — Φ und—Φ, wahlweise mit oder ohne Vorspannung — Uv, sowie mit wählweisen Ausgängen UA (direkt) oder UA' (über Source-Folger). Man beachte auch die Spannung am Anschluß 9, die für die Funktion der Verarmungskette nötig ist Diese Spannung L/d2 sollte größer, vorzugsweise mehr als doppelt so groß wie die Abschnürspannung Up sein. Dieser Anschluß 9 an der letzten Drain-Zone der
integrierten Eimerkette ist nötig für die Funktion der integrierten Eimerkettenschaltung nach der Erfindung. Der Anschluß 10 des Source-Folger-Feldeffekttransistors 11 kann mit dem Anschluß verbunden werden, so
Hierzu 5 Blatt Zeichnungen

Claims (10)

Patentansprüche:
1. Integrierte Eimerkettenschaltung mit einer Mehrzahl von Feldeffekttransistoren mit Gate-Elektroden auf einer Gate-Isolierschicht, gekennzeichnet durch eine Reihe von Feldeffekttransistoren des Verarmungstyps, von denen der letzte der Reihe eine mit einem elektrischen Anschluß versehene Drain-Zone aufweist, die auf eine Betriebsspannung bezüglich des Substrats gelegt ist, welche gegenüber den Taktpulsen von entgegengesetzter Polarität ist und dem Betrag nach mehr als die Abschnürspannung beträgt
2. Integrierte Eimerkettenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Feldeffekttransistoren n-Kanalzonen aufweisen.
3. Integrierte Eimerkettenschaltung nach Anspruch 1 oder 2, gekennzeichnet durch Feldeffekttransistoren mit Gate-Elektroden (Gt, Gh Gb...) auf einer Gate-Isolierschicht (2), die zumindest teilweise aus einem Oxyd besteht
4. Integrierte Eimerkettenschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Kanalzonen der Feldeffekttransistoren dotierende Verunreinigungen vom Leitungstyp der Source- und Drain-Zonen in einer Konzentration oberhalb der Verunreinigungskonzentration im Substrat aufweisen.
5. Integrierte Eimerkettenschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Dicke (x„) der Kanalzonen so bemessen ist, daß bei der Betriebsspannung die Raumladungszonen der Gate-Elektroden und die der pn-Obcrgänge zwischen dem Substrat und der Kanalzone aneinanderstoßen. J5
6. Integrierte Eimerkettenschaltung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch Gate-Elektroden aus polykristallinem Silicium.
7. Integrierte Eimerkettenrchaltung nach Anspruch 6, dadurch gekennzeichnet, daß der gegenseitige Abstand (s) der Gate-Elektroden etwa gleich der Stärke der Gate-Isolierschicht ist.
8. Schaltungsanordnung zum Betrieb einer integrierten Eimerkettenschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Gate-Elektroden auf ein negatives Potential gegen das Substrat gelegt sind.
9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Gate-Elektroden über die Taktgeneratoren auf ein negatives Potential gegen so das Substrat gelegt sind.
10. Schaltungsanordnung nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß an der Drain-Zone des letzten Feldeffekttransistors der Reihe von Feldeffekttransistoren gegen das Substrat (5) eine Spannung von mehr als das Zweifache der Abschnürspannung (Up) angelegt ist.
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