DE2655998C2 - Isolierschicht-Feldeffekttransistor mit zusammengesetztem Kanal und Verfahren zu seiner Herstellung - Google Patents

Isolierschicht-Feldeffekttransistor mit zusammengesetztem Kanal und Verfahren zu seiner Herstellung

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Description

— Ausbilden einer Oxidschicht sowie einer Photolackschicht auf der Oberfläche eines Halbleitersubstrats vom ersten Leitfähigkeitstyp;
— öffnen von die Lage der Source- und Drain-Dotierungsgebiete definierenden Fenstern in den das Substrat bedeckenden Schichten;
— Einbringen von Dotierungsstoffen desselben Leitfähigkeitstyps jedoch unterschiedlicher Diffusionsrate in die in den Fenstern freiliegenden Substratbereiche, so daß Source- und Drain-Dotierungsgebiete von gegenüber dem Substrat entgegengesetztem Leitfähigkeitstyp entstehen, an die sich jeweils in Richtung auf den Kanalbeieich mit dem Substratmaterial den gleichen Leitfähigkeitstyp jedoch geringen Leitfähigkeit aufweisende erste bzw. dritte Bereiche anschließen, zwischen denen ein zweiter Bereich vom ersten Leitfähigkeitstyp jedoch gegenüber dem ersten und dritten Bereich geringerem spezifischen Widerstandswert verbleibt.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die verwendeten Dotierungsstoffe Arsen und Phosphor umfassen.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß das Arsen und Phosphor mittels Ionenimplantation eingebracht wird.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß das Arsen und Phosphor mittels Diffu- sion eingebracht wird.
9. Verfahren nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß im Anschluß an das Einbringen der Dotierungsstoffe ein Wärmeprozeß durchgeführt wird.
Die Erfindung betrifft einen Isolierschicht-Feldeffekt-
transistor mit verminderter Anfälligkeit gegen Schwellenspannungsveränderungen aufgrund bei hohen Betriebsspannungen in die Isolierschicht injizierter Ladungen, mit in, einem Halbleitersubstrat vom ersten Leitfähigkeitstyp in einem die Länge des Kanalbereichs be- stimmenden Abstand voneinander angeordneten Source- und Drain-Dotierungsbereichen vom dazu entgegengesetzten zweiten Leitfähigkeitstyp, sowie ein zugehöriges Herstellungsverfahren. Der Aufbau eines solchen Feldeffekttransistors ist aus der Veröffentlichung
im IBM Technical Disclosure Bulletin Vol. 18, No. 1, Juni 1975, Seiten 95/96 bekannt
Isolierschicht-Feldeffekttransistoren weisen beim Betrieb mit relativ großen Source-Drain-Versorgungsspannungen den nachteiligen Effekt auf, daß hochbe-
schleunigte Ladungsträger (z. B. bei N-Kanal FET heiße Elektronen bzw. bei P-KanalFET entsprechend Löcher), die in der Verarmungszone der Drain erzeugt werden, möglicherweise nach einer durch Stoßprozesse eingeleiteten Richtungsänderung in die Siliciumdioxid-
schicht eindringen. Daraus resultierende Schwellenspannungsverschiebungen können beim Betrieb derartiger Feldeffekttransistoren zu Fehlern im Betriebsverhalten führen. Es ist Aufgabe der Erfindung, solche Isolierschicht-
Feldeffekttransistoren unempfindlicher gegenüber auf dem genannten Effekt basierenden Schwellenspannungsverschiebungen zu machen. Die zur Lösung dieser Aufgabe wesentlichen Merkmale sind im Patentanspruch 1 bezeichnet
so Mit den Maßnahmen nach der Erfindung beeinflußt eine ggf. noch auftretende Schwellenspannungsverschiebung in den Kanalendbereichen solange die Arbeitsweise der Gesamtstruktur nicht, wie diese Spannungsverschiebung nicht den Schwellenspannungswert
des mittleren Kanalbereichs überschreitet Damit ist eine hohe Unempfindlichkeit derartiger Isolierschicht-Feldeffekttransistoren gegenüber auf dem genannten Effekt beruhenden Störungen gewährleistet In einem anderen Zusammenhang, nämlich zur Redu zierung der Source- bzw. Drain/Substratkapazität, ist aus IBM Technical Disclosure Bulletin Vol. 17, No. 4, September 1974, Seiten 1208/1209 bekannt, den Kanalbereich aufeinanderfolgend in seiner Längserstreckung aus drei Bereichen vom gleichen Leitfähigkeitstyp zu sammenzusetzen, von denen der mittlere Bereich einen gegenüber den äußeren Bereichen niedrigeren spezifischen Widerstandswert aufweist. Die Erfindung wird im folgenden anhand von Ausfüh-
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3 4
rungsbeispielen unter Zuhilfenahme der Zeichnungen sammengesetzt und wirkt in gleicher Weise. Es ist mögnäher erläutert Es zeigen hch, die Anordnungen nach den F i g. i bis 3 hinsichtlich
F i g. 1 bis 3 je ein Ausführungsbeispiel der Erfindung der P- Bereiche im sogenannten "Verarmungsbetrieb
in einer Querschnittsdarstellung; (depletion mode) zu betreiben, bei dem ein Stromfluß
F i g. 4 und 5 Schnittansichten für das Ausführungs- 5 auch ohne ein an das Gate angelegtes Signal stattfindet
beispiel nach Fig.3 während verschiedener Herstel- Vorzugsweise werden jedoch die Bereiche im sog. Ar.-
lungsphasen und reicnerungsbetrieb (enhancement mode) mit einer sehr
Fig.6 eine schematische Darstellung des Dotie- geringen Schwellenspannung betrieben. Der P Bereich
rungsverlaufs entlang der Kanalzone. wird im konventionellen Anreicheninjjsbetrieb betrie-
Der in Fig. 1 dargestellte Isolierschicht-Feldeffekt- io ben. Für den Fall, daß die P- Bereiche im Anreiche-
transistor tO weist die in einem Substrat IS ausgebilde- rungsbetrieb betrieben werden, ist es notwendig, daß
ten Source- bzw. Drain-Bereiche 12 bzw. 14 auf. In dem die zugehörige Schwellenspannung dieser Bereiche
hier gezeigten Ausführungsbeispiel ist das Substrat ein deutlich unterschiedlich von der Schwellenspannung
P--Typ Halbleitermaterial, während Source und Drain des P Bereichs ist, was durch die relativen Dotierungs-
N+-Gebiete sind, die beispielsweise in konventioneller 15 konzentrationen dieser Gebiete bestimmt ist In diesem
Weise in das Substrat eindiffundiert sind. Eine dielektri- Fall arbeiten die in den F i g. i bis 3 dargestellten HaIb-
sche Schicht 18, die z. B. aus Siliciumdioxid besteht, ist ieiteranordnungen wie mit einem kurzen Kanal ausge-
auf der Oberfläche des Substrats angeordnet und er- führte Feldeffekttransistoren in normaler Betriebswei-
sireckt sich insbesondere über den Kanalbereich sowie se, d. h. die P- Bereiche werden auf ein entsprechendes
in der gezeigten Weise auch etwas übet den Source- 20 Signal hin von Ladungsträgern verarmt, und der P Be-
und Drain-Bereich. Ebenfalls konventionell ist eine Jeit- reich weist die für solche Elemente normale Funktion
fähige Schicht 20 aus Aluminium oder einem anderen auf, wobei die Gesamtanordnung die Eigenschaften ei-
geeigneten Elektrodenmaterial über die Isolierschicht nes mit einem kurzen Kanal ausgestatteten Elements
aufgebracht Das gleiche gilt für die ohmschen Kontakte aufweist Bei Drain-Source-Spannungen oberhalb von
für Drain, Source und Gate, die im vorliegenden Zusam- 25 3 V können zwar noch heiße Elektronen in die
menhang keine besondere Rolle spielen und deshalb SiOrSchicht in der Nähe der Drain eindringen. Die Ver-
nicht dargestellt sind. Schiebung der Schwellenspannung in dem an die Drain
Ein P Bereich 24 ist entsprechend F i g. 1 etwa in der angrenzenden P- Kanalbereich hat j«doch solange kei-
Mitte des Kanalbereichs des Halbleiterbauelements an- nen Einfluß auf die Gesamtfunktion des Bauelementes,
geordnet und stellt somit eine Unterteilung des (anson- 30 wie nicht die Schwellenspannungsverschiebung in die-
sten schwächer dotierten) P- Kanalbereichs dar. Dieses sem Bereich größer wird als die Schwellenspannung des
P Gebiet kann im Verlauf der Herstellung einer derart!- P Bereiches. Demzufolge weist ein derart aufgebautes
gen Halbleiteranordnung mittels eines Ionenimplanta- Schaltelement verbesserte Betriebseigenschaften bei
tionsschrittes eingebracht werden. Dafür wird norma- größeren Drain-Source-Spannungen auf.
lerweise ein separater Maskierungsschritt ciurchzufüh- 35 Wegen seines symmetrischen Aufbaus können solche
ren sein, der zu dem für die Herstellung der N Bereiche mit einem zusammengesetzten Kanal ausgelegte Bau-
12 und 14 erforderlichen Schritt hinzukommt elemente entsprechend den Fig. 1 bis 3 ohne Berück-
In F i g. 2 ist ein etwas anders ausgebildetes Ausfüh- sichtigung einer festen Zuordnung der Elektroden als rungsbeispiel einer derartigen Anordnung gezeigt Hin- Source- oder Drain-Elektroden betrieben werden. Das sichtlich des Substrats 160, der Source 112, der Drain 40 ist insbesondere in solchen Anwendungsfällen von Vor- 114, der Isolierschicht 180 sowie der Gate-Elektrode 200 teil, bei denen die Source- und Drain-Elektroden in beentspricht der in F i g. 2 gezeigte Feldeffekttransistor stimmten Betriebsphasen, z. B. bei bestimmten Frequen- 110 dem von Fig. 1. Die Anordnung in Fig. 2 unter- zen, ihre Rolle wechseln.
scheidet sich von Fig. 1 darin, daß zwei (gegenüber Anhand der F ig. 4 und 5 wird im folgenden ein neues dem Substrat schwächer dotierte) P- Bereiche 241 und 45 Herstellungsverfahren für das in F i g. 3 dargestellte 242 im Kanalbereich in der gezeigten Weise angeordnet Bauelement näher beschrieben. Gemäß F i g. 4 wird ein sind. Auch diese Gebiete können in der in Zusammen- P Substrat 50 für Bauelemente vom N Kanaltyp verhäng mit F i g. 1 genannten Weise hergestellt werden. wendet In üblicher Weise werden eine Oxidschicht 51
In F i g. 3 ist ein weiteres Ausfühningsbeirpiel der Er- sowie eine Photolackschicht 52 ausgebildet, in denen findung dargestellt Der dort gezeigte Transistor 40 so dann Fenster für die Source- und Drain-Diffusionen geweist in einem P Substrat 50 angeordnete N Source- öffnet werden. Durch diese Fenster werden dann durch und Drain-Bereiche 71 und 72 auf. Auf der Oberfläche Diffusion Arsen und Phosphor eingebracht Weitere des Substrats erstreckt sich wieder eine Siliciumdioxid- Möglichkeiten wären, eine Ionenimplantation einzusetschicht 80 über dem Kanalbereich bzw. aucl. in der ge- zen oder ein dotiertes Oxid zu benutzen, aus dem bei zeigten Weise etwas über die Source- und Drain-Berei- 55 einer anschließenden Wärmebehandlung die Dotieche. Auf der Isolierschicht 80 befindet sich ebenfalls rungsstoffe in das Siliciumsubstrat diffundieren könnwieder eine Gate-Elektrode 100, z. B. aus Aluminium. ten. Die Dotierungs- bzw. Diffusionsprofile für die Ar-Die N Bereiche 71 bzw. 72 sind nun von den P- Berei- sen- und Phosphorionen werden in an sich bekannter chen 61 und 62 umgeben, so daß der Mittelteil 63' des Weise durch Steuerung der Temperatur, der Dauer der Kanalbereichs aus P Material besteht und seitlich von 60 Wärmebehandlung und durch entsprechende Auswahl zwei P- Bereichen flankiert wird, die in F i g. 3 mit 61' der Dotierungsdichten festgelegt Diese Parameter wer- bzw. mit 62' bezeichnet sind. den so gesteuert daß das N dotierende Phosphor in das
Es ist ersichtlich, daß die Ausführungsbeispiele nach P Substrat in der in F ί g. 4 gezeigten Weise zur Schafden F i g. 1 und 2 insofern einander ähnlich sind, als jedes fung der P- Bereiche 61 und 62 eindiffundiert Zur gleieinen zusammengesetzten Kanal aufweist, der nämlich 65 chen Zeit bewirkt die Kombination der Phosphor- und aus zwei P- Bereichen auf jeder Seite eines (dazwi- Arsendiffusion, daß die Bereiche 71 und 72 zu N+ Bereischenliegenden) P Bereichs besteht. Auch der Kanalbe- chen werden. Im P Substrat bleiben letztlich die N + Bereich der Ausführung nach F i g. 3 ist entsprechend zu- reiche für Source und Drain 71 bzw. 72 zurück, die durch
einen Kanalbereich voneinander getrennt sind. Der Kanalbereich seinerseits umfaßt die P- Bereiche 61' und 62', die sich bis zur Oberfläche des Substrats im Kanalbereich erstrecken und von einem P Bereich getrennt sind, der mit 63' bezeichnet ist und von dem genannten Diffusionsvorgang nicht betroffen wurde. Damit wird also eine Struktur der in F i g. 3 gezeigten Art erzielt, bei der der zwischen Source und Drain befindliche Kanalbereich zwei P- Bereiche mit einem dazwischenliegenden P Bereich umfaßt Vorzugsweise wird für Ausfüh- rungsbeispiele der im Zusammenhang mit den F i g. 3 bis 5 beschriebenen Art ein P Substrat mit einem spezifischen Widerstandswert von 1 Ω · cm benutzt, wobei Arsen mit einer Konzentration von 1 · 1020 Atomen/cm3 und Phosphor mit etwa derselben Konzentration diffun- is diert wird. Der sich daran anschließende Wärmevorgang erfolgt bei etwa 1050° C über etwa 90 Minuten.
Nach Entfernung der Siliciumdioxid- und Photolackschichten kann in bekannter Weise die aus F i g. 3 ersichtliche Gate-Struktur hergestellt sowie die weitere Fertigstellung des Feldeffektransistors vorgenommen werden.
Bei der Herstellung einer Anordnung, wie sie in F i g. 1 dargestellt ist, läßt sich unschwer ein Dotierungsprofil der in F i g. 5 gezeigten Art ausbilden. Dabei ist mit L die Kanallänge bezeichnet Benachbart zu Drain und Source ergeben sich somit P- Bereiche, die eine geringe Schwellenspannung beim Anreicherungsbetrieb aufweisen. Das (dazwischenliegende) P Gebiet ist dagegen mit relativ hoher Schwellenspannung für den Anreicherungsbetrieb ausgelegt, so daß der Feldeffekttransistor für relativ hohe Drain-Source-Spannungen in der gewünschten Weise arbeitet Da die Ausführungsbeispieie nach den Fig.2 und 3 von (demgegenüber höher dotierten) P Substraten ausgehen, ergeben sich dafür etwas unterschiedliche Dotierungsprofile, wobei jedoch die effektiven Verhältnisse hinsichtlich der spezifischen Widerstandswerte etwa gleich bleiben. Das beschriebene Verfahren ist insoweit besonders vorteilhaft, als es die Herstellung von Feldeffekttransistoren mit zusammengesetzten Kanalbereichen mit großer integrationsdichte unter Beibehaltung des übrigen konventionellen Verfahrensablaufs gestattet
Hierzu 1 Blatt Zeichnungen
50

Claims (5)

Patentansprache:
1. Isolierschicht-Feldeffekttransistor mit verminderter Anfälligkeit gegen Schwellenspannungsveränderungen aufgrund bei hohen Betriebsspannungen in die Isolierschicht injizierter Ladungen, mit in einem Halbleitersubstrat vom ersten Leitfähigkeitstyp in einem die Länge des Kanalbereichs bestimmenden Abstand voneinander angeordneten Source- und Drain-Dotierungsbereichen vom dazu entgegengesetzten zweiten Leitfähigkeitstyp, dadurch gekennzeichnet, daß der Kanalbereich in seiner Längserstreckung an der Substratoberfläche aus drei Bereichen vom gleichen ersten Leitfähigkeitstyp zusammengesetzt ist, von denen der erste raid dritte Bereich einen hinsichtlich des dazwischenliegenden zweiten Bereiches höheren spezifischen Widerstandswert aufweisen, und daß die Dotierungskonzentration des ersten und dritten Bereiches so gewählt ist, daß die zugehörigen Schwellenspannungen dieser Bereiche ohne in die Isolierschicht injizierte Ladungen um mindestens den Betrag niedriger sind als die Schwellenspannungsverschiebung durch in die Isolierschicht injizierte Ladungen ausmacht
2. Feldeffekttransistor nach Anspruch 1, gekennzeichnet durch ein Substrat aus P- Halbleitermaterial, durch Source- und Drain-Dotierungsgebiete aus N-Material und durch aus P- Material bestehende erste und dritte Bereiche, die durch den zweiten Bereich aus P Material getrennt sind (F i g. i).
3. Feldeffekttransistor nach Anspruch 1, gekennzeichnet durch ein Substrat aus P Material mit darin angeordneten Source- und Drain-Dotierungsbereichen aus N Material und durch erste und dritte Bereiche aus P- Material, die durch den zweiten Bereich aus P Material getrennt sind (F i g. 2).
4. Feldeffekttransistor nach einem der vorhergehenden Ansprüche, insbesondere nach Anspruch 3, dadurch gekennzeichnet, daß der erste und/oder dritte Bereich jeweils das Source- und/oder Drain-Dotierungsgebiet umgibt (F i g. 3).
5. Verfahren zur Herstellung eines Isolierschicht-Feldeffekttransistors, nach Anspruch 4, gekennzeichnet durch die folgenden Verfahrensschritte:
DE2655998A 1975-12-31 1976-12-10 Isolierschicht-Feldeffekttransistor mit zusammengesetztem Kanal und Verfahren zu seiner Herstellung Expired DE2655998C2 (de)

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