TW434841B - Method to produce a semiconductor-memory device - Google Patents

Description

434 434 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（） 本發明係關於一種半導體記憶元件之製造方法，此種 記憶元件整體上形成一種由配置在基體中之半導體記億 元件所形成之矩陣，每個記憶元件都包括：第一摻雜區 ，其具有第一種導電型式；第二摻雜區，其具有第一種 導電型式且和第一摻雜區相隔開；一個介於第一和第二 摻雜區之間的通道區，其具有第二種導電型式；一個設 置於通道區上方之閘橱結構。 雖然本發明在原理上可應於任意之此種形式之半導體 記億元件，但本發明及其相關之問題只參考ROM記憶體 或誰謓記憶體來敘述，此種記憶體是从M0S電晶體來作 為半導體記憶元件。 第4圖是一種η-通道-M0SFET形式之晋知之半導體記 憶元件之圖解，此種M0SFET通常是用在此種ROM記憶體 中 〇 在第4圓中10是P--基體，20是第一 n+-摻雑區（源 極），30是第二n+-摻雜區（汲極），40是通道區，50 是閘極堆盤（通常亦稱為閘極結構）。閘極堆蠱50中之 各別組件是習知的且為了清楚之故不再詳述。 相同之原理當然亦可用於P-通道-MOSFETs，只需將所 有之導電型式都變成相反即可。習知之方式是_此二種 型式在CMOS技術中互相姐合。 此種MOSFETs之導通電壓通常是由通道之摻雜度來調 整。在目前之例子中，沿著源極20和汲極30之間的通道 40而均匀地選取通道摻雜度，但在較昂貴之例子中亦可 -3- 本紙張尺度適用中國國家標準（CNS>A4規柊（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) * 4 經濟部智慧財產局員工消費合作社印製 3484 1 A7 _B7 _五、發明說明（-) 非均勻地選取，K便可較佳地滿足特地之需求。例如， 為了改進電壓持鑛性或大量之崩潰琨象，則可設置LDD (Light ty Doped Drain)區域，在NMOS中例如輕微摻 雜之η —-區域是在n + -汲極之前。其它可能性是：在P-通道-MOSFETs中於通道中設置非對稱之n~-區域，或於 η-通道-MOSFETs中於通道區中設置非對稱之P --區域。 但在上述之ROM記憶體中經常使用均匀之通道接雜度 ,疸是因為在相對應之MOSFETs中不會有較髙之電性上 之需求，因此該製程應儘可能保持單鈍。此種ROM記億 體程式化時所用之一般方法是：藉由適當之K遮罩來進 行之垂直式通道植入在對應於所期望之ROM内容之情況 下修改此種使用在ROM單胞陣列中之MOSFETs之導通電 壓。換言之，設計二種型式之MOSPETs ,第一種型式具 有第一導通電壓（例如，不進行通道之植入），第二種 丑式具有第二導通電壓（例如，進行通道之植入）。邏 輯” 1 ”對應於第一種型式，邏輯” ”對應於另一種型式 。因此，每一此種類型之已程式化之電晶體可儲存唯一 之位元。 在記憶體發展過程中一種持績性之目的是提高記億體 密度，即，每單位面積或每單位體積可儲存之位元之数 目。一種依據此方向之評估是相關结構須持續性地變小 ，例如藉由一種具有折#式溝渠結構之ROM記憶體來達 成。 進一步之評估是：須修改半導體記憶元件，使其可儲 一 4 一 (請先閲讀背面之注意事項再填寫本頁) 訂· --線r 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 A7 43484 1 __B7 . ._._ 五、發明說明（4 ) 存之位元數多於一個。瑄例如可藉由下述方式達成：進 行多於一種型式之通道植入。 (請先閱讀背面之注意事項再填寫本頁) 例如可Μ四種不同之通道植入來產生四種不同之導通 電壓，即，每個記億體單胞可儲存二個位元。藉由適當 之讀出電路可區別各種不同之導通電壓。 在此種方法中由此而產生之缺點是：其是昂貴的且需 要至少三個遮罩面（三個植人過程），Κ便使每個記憶 體單胞可儲存二個位元。此外，通道植入大剖份都較早 發生在整個過程中，這樣會產生一種不利之週轉時間 (Turn-around tiie) 0 本發明之目的是提供一種簡易之方法K便製造半導體 記憶元件，此種記憶元件可儲存之位元數多於1涸。 依據本發明，上述目的是藉由申請專利範圍第1項所 述之方法而達成。 本發明之基本概念是：在閘極堆纒形成之後，與一般 之垂直式程化植人法不同的是須進行傾斜式之植人，其 中閘極堆播是作為自動校準之用。在謓出時，坷利用Κ 對稱方式棺人之MOSFETs之與電流方向有關之導通電磨。 經濟部智慧財產局員工消費合作社印製 本發明之方法相對於習知之解決方式另具有下述優點 。其可以只K二個遮罩面而在每個記憶體單胞中儲存二 個位元。這和上逑一般之方法比較時即可節省一個遮罩 面。 藉由閘樺堆#之自動校準之功能，則電晶體之封裝密 度可達到4F2，其中F是所使用之製程中之結構解析度 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（？10 X 297公釐） A7 B7 ._ 五、發明說明U ) (resolution) 0 (請先閱讀背面之注意事項再填寫本頁) 程式化只有在製造中稍後才進行，即，在源極/汲極 棺入步驟之後才進行，這樣可達成一種有利之週轉時間 fturn-around time) 0 在與安全性相關之應用中，事後藉由反向解析而讀出 是有可能的。 在申請專利範圍各附鼷項中敘述申請專利範圍第1項 所述方法之有利的其它形式及改進之處。 依據較佳之其它形式，藉由各別之植入而_加第一和 第二摻雜物質。這樣可準確地控制摻雜物質之胞加以便 對通道區進行非對稱之摻雜。 依據其它較佳之形式，在第一和第二植入中是Μ相同 之劑最及/或在相同角度之情況下進行植入。因此實際 上只有一種植入過程必須最佳化。 經濟部智慧財產局員工消費合作社印製 依據其它較佳之形式，第一摻雜外形（Profile)是對 應於基體之此種外彤之定值（最好是較小）之摻雜物質 濃度◊須理解的是：此種區域（其中可形成栢關之 M0SFET)可用作基體。此種基體可能時可和實際之載體 基體不同。 依據其它較佳之形式，則藉由第一植入過程而產生第 一植入區，其對通道區之與第一摻雜區相鄰之此剖份進 行摻雜且對第一摻雜區之位於旁邊之部份作相反之摻雜。 依據其它較佳之形式，則藉由第二植入過程而產生第 二棺入區，其對通道區之與第二通道區相鄰之此部份進 -6- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 434841 A7 B7 五、發明說明（r ) 行摻雜且對第二摻雜區之位於旁邊之部份作相反之摻雜。 (請先閱讀背面之注意事項再填寫本頁) 依撺其它較佳之形式，在此種半導體記億元件（其中 已進行第一植入過程和第二植人過程）中在第一和第二 棺人區之間須保留一種中介空間。這樣可使相關之導通 電壓不會上升得太高。 依據其它較佳之形式，第一及/或第二遮罩須設有一 些棺人用開口，這些開口的一部份是位於閘極结構上方 且一部份是位於相關之在旁側之摻雜區之上方。這樣即 可藉由閘極堆《而達成一種最佳化之自動校準。 依據其它較佳之形式，第一及/或第二遮罩是一種光 阴遮罩。這對於遮罩而言是一種成本有利之形式，但在 情況需要時亦可使用氮化物遮罩，氧化物/氮化物遮罩。 依據其它較佳之肜式，上述二個遮罩和植人步驟對接 下來之二個棺入步驟而言都須重複η次，Κ便形成半導 體記憶元件，其通道區具有（n + l)X4種不同之摻雜外形 ，其中η是自然數。這樣不只可使每一記憶體單胞可儲 二個位元，而且亦可儲存三f四，五，....個位元。 經濟部智慧財產局員工消費合作社印製 依據其它較佳之形式，半導體記憶元件是垂直式或横 向式MOS電晶體。 依據其它較佳之形式，半導體記憶元件是一種ROM記 憶體。 本發明之實施例顯示於各圖式中且詳逑於下。圖式簡 單說明如下： 第1 _依據本發明第一實陁形式之半導體記憶元件之 -7- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 3 4 經濟部智慧財產局員工消費合作社印製 48 4 1 A7 _B7__ 五、發明說明（k ) 製造步驟之圖解。 第2圖依據本發明第一實施形式之半導體記億元件之 另一製造步驟之圖解。 第3圖依據本發明第一實瞄形式之半等體記憶元件之 源極-汲極-電流之圖解。 第4鬭一種η-通道-MOSFET肜式之習知半導體記憶元 件之圖解。 在這些圖式中，相同之參考符號表示相同或功能相同 之組件。 第1圖是依據本發明第一實胞形式之半導體記憶元件 之製造步驟之圖解。 在第1阖中，10是基體，20是第一摻雜區，30是第二 摻雜區，40是通道區，50是閛極堆® , 60是第一植入區 ,il是第次植人，100是第一光阻遮罩，η是垂直於基 體10主要之垂線，cc是第一植人角度。 在第一實胞形式中此半導體記憶元件是對應於第4圖 之横向式H0S電晶體。由此而構成之半導體記億元件是 一種ROM記憶體。 首先Μ習知之方式在基體10中彤成第一摻雜區20 (源 極）Μ及第二摻雜區30 (汲極），源極具有第一種導電 型式，汲極亦為第一種導電型式且和第一摻雜區20相隔 開。 在第一和第二摻雜區20, 30之間是通道區40,其具有 第二種専電型式，基體亦為第二種等電型式。在通道區 -8- 本紙張尺度適用_國國家標準（CNS)A4規格（210 X 297公釐） — — — — —--I I I I I ~^ 1111111 - ------- -^ΐ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 B7 , _ 五、發明說明（7 ) ' 40上方是習知之閘極結構50。 此時所有通道區40都具有唯一之第一摻雑外形，即， 相對於基體10之摻雜度而言所有通道區都具有一種定值 之較小之摻雜物質濃度。 然後在半導體記憶元件上方Μ光阻遮罩之形式形成第 一遮罩100 ,須對第一遮罩100進行結構化，使得在第 一組半等體記億元件中第一摻雜物質可在對基體10之主 丽垂線ri成第一預定角度ct之情況下由第一通道區20之 側面引進通道區40中。如第1 _所示，第一遮罩1〇〇形 成時具有一些植入用開口，瑄些開口之一部份是在閘極 結構50上方且一剖份是在其旁之第一摻雜區20之上方。 然後在第一組半等體記憶元件中引進第一摻雜物質， 使相對應之通道區40具有第二種接雜外形，且這是藉由 第一棺入過程II來達成。藉由第一植入過程II而產生第 一植入區60,其對通道區40之鄰接於第一摻雜區20之此 部份進行摻雑（導通電壓增加）且對第一摻雜區20之位 於旁邊之此部份進行反接雜。 第2阃是依據本發明第一莨施形式之半等體記憶元件 之另一製造步驟之圖解。 在第2 _中除了上述已加入之參考符號之外，70是第 二棺入區，12是第二植入過程，100’是第二光阻遮罩， α ’是第二棺入角度。 在去除第一遮罩100之後，須又Μ光阻遮罩之形式在 半導體記憶元件上方形成第二遮罩100'，第二遮罩100’ -9 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------- -訂 i -------線 {請先閲讀背面之注意事項再填寫本頁) 4B4B4 1 A7 B7 五、發明說明（/) ' (請先間讀背面之注意事項再填寫本頁) 須被結構化，使得在第二組半導體記憶元件中第二接雜 物質可在對基體10之主面垂線η成第二預定角度ct ’之 情況下由第二通道區30之側面引進通道區40中。如第2 圖所示，第二遮罩100'形成時具有一些植入用開口，這 呰開口之一部份是在閘極50上方且一部份是在其旁之第 二接雜區30之上方。 然後引進第二接雜物質（其在本例子中和第一摻雜物 質同數最）於第二組半導體記憶元件中，使相對應之通 道區40依據下述情況而具有第三或第四摻雜外形，此情 況即：第一摻雜物質是否由第一接雜區20之側面引進通 道區中；.目.這是藉由第二植入12來達成。 在第一和第二植人Π， 12中，植人過程是在相同劑量 和在相同角度 a =«'之情況下進行的。 藉由第二植入12而產生第二植入區70，其對通道區40 之鄰接於第二摻雜區30之此部份進行摻雜（導通電壓増 大）且對第二摻雜區30之位於旁側之部份進行反摻雜。 經濟部智慧財產局員工消費合作社印製 因此，在具有第2圖所示第三摻雜外肜之此種半導體 記憶元件中（其中已進行第一植入II和第二植入12,導 通電颳不會因此而增加太多）須在第一和第二植入區60 ,7 0之間保留一種中介空間。 上述方法之各步驟（其中所指定之MOSFETs之一側須 各別地進行植人）在一結構中形成四組電晶體，即，未 進行棺入之第一姐，在右側進行植人之第二組，在右側 及左側都進行植入之第三組K及在左側進行植入之第四 -10- 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） 48 4 A7 B7 五、發明說明（） m - 第3阃是依據本發明第一實胞形式之半導體記憶元件 之源極-汲極電流之圖解。 在第3圖中所表示的是第1圖中只具有右側摻雜之情 況時此種半導體記憶元件中之電流與閘極電媵之關係， 曲線A是由右至犮之電流，曲線B是由左至右之電流。 右側摻雜是與源極/汲極摻雜相反的摻雜。 明顯可辨認的是：依據電流之方向即可發現各種不同 之導通電壓（陡峭之電流上升區）。瑄可藉由適當之計 算電路來測得且決定哪一個位元是儲存在相關之MOSFET 中 〇 雖然本發明先前是依據較佳之實施例來描述，但其並 不限於此，而是可依各種技藝及方式來修改。 特別是各自進行二個其它之植入過程η次以便形成半 導髒記憶元件，其通道區具有（η + 1)Χ 4個不同之摻雜外 形，其中η是自然數。 此種半導體記憶元件之特殊構造並不限於所示之 MOSFETs ,而是可用於閘極控制之任意之記憶體組作。 (請先閱讀背面之注意事項再填寫本頁) -*------ - — — — — — —-- 經濟部智慧財產局員工消費合作社印製 -11- 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（^ ) 符號之說明 10 基 體 20 第 一 摻 雜 1品- 30 第 二 摻 雜 區 40 通 道 區 50 閘 極 堆 盤 60 第 植 入 區 70 第 二 植 人 區 100 第 一 光 胆 越 罩 100 ' 第 二 光 m 遮 罩 -------------n>--------訂 -------線 ΐ (請先閲讀背面之注意事項再填寫本頁> 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1. 434041 第88105554號『半導體記憶元件之^造方法』專利案 肪年7月修正

   六、申請專利範圍 煩諝委員明示，本.ί ;是否變更/ΐ 經濟部中央標準局員工消費合作社印製 1. 一種半導體記憶元件之製造方法，其具有一種由配置 在基體（10)中之半導體記憶元件所形成..之矩陣，記憶 體元件各具有：第一摻雜區（20),其具有第一導電型 式；第二摻雜區（30),其具有第一導電型式且和第一 摻雜區（20)相隔開；一個介於第一和第二摻雜區（20, 30)之間的通道區（40),其具有第二導電型式；一個 設置於通道區（40)上方之閘極结構（50),此種製造方 法之特徵為Μ下各步驟： a) 形成半導體記憶元件，其包括閘極結構（50)之至少 一部份，使通道區（40)具有第一摻雜外形； b) 在半導體記憶元件上方形成第一遮罩（100),第一 遮罩（100)須被結構化，使第一組半導體記憶元件 中第一接雜物質可在對基體（10)之主面垂線（η)成 第一預定角度（《)之情況下由第一摻雜區（20)之側 面引進通道區（40)中； c) 引進（ΙΌ第一組半導體記憶元件所用之第一摻雜物 質，使相對應之通道區（40)具有第二接雜外形； d) 在半導體記憶元件上方肜成第二遮罩（100·)，第二 遮罩（100’）須被結構化，使第二組半導體記憶元件 中第二摻雑物質可在對基體（1 ¢))之主要垂線（η )成 第二預定角度（α ’）之情祝下由第二摻雜區（30)之 側面引進通道區（40)中； e) 引進U2)第二組半導體記憶元件所用之第二摻雜物 質，使相對應之通道區（40)依據下述情況而具有第 13 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ2的公釐） ---------裝-- (請先聞讀背面之注意事項再填寫本I·) ί.--訂 级

   經濟部中央橾率局員工消费合作社印裝 '申請專利範圍 三或第四摻雜外形，此種情況即：第一摻雜物質是 否由第一摻雜區（20)之側面而被引進通道區（4〇)中。 2 .如申請專利範圍第〗項之5 .法，其中藉由各別之植入 (H '12)而引進第一和第二摻雜物質。 3 .如申請專利範圍第之方法’其中在第—和第二植 入（11、丨2 _)中是以劑量及/或在栢同之角度（α、 α’）下進行植入 4 -如申請專利範任一項之方法，.其中第一據 雜外形是對應！體（ίο)之摻雜外形的~種定値（最 好是較小）之摻雜物質濃度。 5. 如申請專利範圍第2或第3項之方法，其中藉由第— 植入（Π)而產生第一植入區（60)，其對通道區（4〇)之 與第一摻雜區（20)相鄰接之此部份進行摻雜且對第— 摻雜區（20)之位於旁側之部份進行反摻雜。 6. 如申請專利.範圍第2或第3項之方法，其中藉由第二 植入（12)而產生第二植入區間（70)，其對通道區間（40) 之與第二摻雜區間（30)相鄰接之此部份進行摻雜且對 第二摻雜區（30)之位於旁側之部份進行反摻雜。 7. 如申請專利範圍第5項之方法，其中藉由第二植入（12) 而產生第二植入區間（7〇) ’其對通道區間（40)之與第 二摻雜區間（30)相鄰接'之此部份進行摻雜且對第二摻 雜區（30)之位於旁側之部份進行反摻雜。 8. 如申請專利範圍第6項之方法，其中在半導體記憶元 件.（其中已進行第一植入（II)和第二植入〇2))中在第 一和第二植入區（60、70)之間須保留一種中介空.間。. -14™ CNS ) A4^ ( 210X297/^ ) ---------裝----II----訂 -----^--線 (請先閱讀背面之注意^項再填寫本頁) ABCD 六、申請專利範圍 今.如申請專‘利範.圍第.1項之方法，其中第一及/或第二 遮罩（100、100’）在形成時具有一些植入用之開口，這些 開口之一部份位於閘極結構'(50)上方且一部份是位於 旁側之相關摻雜區（20、30)之上方。 Γ0 ·如申請專利範圍第1 .或第3項之Ί适，其中第一及/ 或第二遮·罩（100、100’）是一種光組遮罩、 ί '1 .如申請專利範圍第1項之、方法，其中步驟b )至c )對二 個其它植入過程而言須分別重覆η次，以便形成半導 .體記憶元件，其通道區具有（n+1 )x4種不同之慘雜外形， 其中η是自然數。 1 2 .如申請專利範圔第1、9或1 1項之"方法，其中半導 體記憶元件是垂直式或橫向式MOS電晶體。 .1 3 .如申請專利範圍第1、9或1 1項之0法），其中半導體 記憶元件是一種R Ο Μ記憶體s . - - »: -I. —1 (^ϋ ·1 .--1 I I - I 1 J I >rn ^ ^^^1 ml im it (請先間讀背面之注意事項再填寫本頁) 經濟部中央揉準局男工消资合作社印裝 5- 本紙浪尺度通用中囷國家標準（CNS } A4現格（2丨OX297公釐）