JPS59186425A - 相補型ｍｏｓワイヤ−ドｏｒ論理回路 - Google Patents
相補型ｍｏｓワイヤ−ドｏｒ論理回路Info
- Publication number
- JPS59186425A JPS59186425A JP58061693A JP6169383A JPS59186425A JP S59186425 A JPS59186425 A JP S59186425A JP 58061693 A JP58061693 A JP 58061693A JP 6169383 A JP6169383 A JP 6169383A JP S59186425 A JPS59186425 A JP S59186425A
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- Japan
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- output
- inverter
- transistor
- logical circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明の目的は相補型ＭＯＳ）ランジスタ回路における
ワイヤードＯＲ論理回路を提供することにある。
ワイヤードＯＲ論理回路を提供することにある。
近年、相補ｍＭｏ５）ランジスタを使った大規模集積回
路が数多く使われる様になってきており、複数入力のＯ
Ｒ回路が多用され、入力ゲート数も増加してきている。
路が数多く使われる様になってきており、複数入力のＯ
Ｒ回路が多用され、入力ゲート数も増加してきている。
従来、相補型ＭＯ３）ランジスタに於ける完全スタティ
クなＯＲ論理回路では、入力ゲート数に比例して、Ｐチ
ャンネルＭＯ８）ランジスタとＮチャンネルＭＯ３）ラ
ンジスタが同数必要とされ、入力ゲート数が増加すると
ともに、回゛路が複雑となり論理回路の素子渥延時間が
大きくなるという欠点があった。
クなＯＲ論理回路では、入力ゲート数に比例して、Ｐチ
ャンネルＭＯ８）ランジスタとＮチャンネルＭＯ３）ラ
ンジスタが同数必要とされ、入力ゲート数が増加すると
ともに、回゛路が複雑となり論理回路の素子渥延時間が
大きくなるという欠点があった。
他方、クロック信号を有するダイナミック型ＯＲ論理回
路では、トランジスタの負荷容量により論理な保持して
いる為、不安定であり、かつ、クロック信号の最低周波
数に制限が設けられる。
路では、トランジスタの負荷容量により論理な保持して
いる為、不安定であり、かつ、クロック信号の最低周波
数に制限が設けられる。
従って、入力ゲート数が少ない場合は完全スタチックな
ＯＲ論理回路を、高い周波数で駆動する多入力ＯＲ論理
回路はダイナミック型を採用している。
ＯＲ論理回路を、高い周波数で駆動する多入力ＯＲ論理
回路はダイナミック型を採用している。
この発明は、上記のような事情を考慮してなされたもの
であり、その目的は、多入力の□ ＲＦ＆６理回路を擬
似スタテイクに、低消費電力に実現することにある。
であり、その目的は、多入力の□ ＲＦ＆６理回路を擬
似スタテイクに、低消費電力に実現することにある。
以下、図面を参照して詳細に説明する。
第１図は、従来の完全スタテイクロ人力ＯＲ論理回路で
ある。Ｑ１〜Ｑ３はＰチャンネルＭＯＳトランジスタで
あり、Ｑ、４〜Ｑ６はＮチャンネルＭ ＯＳ ）ランジ
スタである。１〜３の入力信号のＮ０Ｒ（ＮＯＴ Ｏ
Ｒ）論理が４に出力される。
ある。Ｑ１〜Ｑ３はＰチャンネルＭＯＳトランジスタで
あり、Ｑ、４〜Ｑ６はＮチャンネルＭ ＯＳ ）ランジ
スタである。１〜３の入力信号のＮ０Ｒ（ＮＯＴ Ｏ
Ｒ）論理が４に出力される。
第２図は、従来のダイナミック型ワイヤードＯＲ論理回
路である。ＱｔｔはＰチャンネルＭＯＳトランジスタで
あり、Ｑ１□〜ＱｘｔはＮチャンネルＭＯＳ）ランジス
タ、１０はクロック信号入力、１１〜１３は入力信号、
１４は出力信号であｇ０クロック信号が“Ｌ ”レベル
の時、Ｑｌ、のトランジスタがオンし、Ｑ１□〜Ｑ１４
のトランジスタがオフし、１４の出力は” Ｈ”レベル
となる。次に１０のクロック信号がｕＨ＃レベルとなる
と、Ｑｘｓのトランジスタがオフし、Ｑ１２〜Ｑ１４の
トランジスタがオンし、１１〜１３の全入力が″′Ｌ″
レベルの時、１４の出力は、トランジスタの負荷容量に
依り １１ ＨＩｊレベルを保持する。
路である。ＱｔｔはＰチャンネルＭＯＳトランジスタで
あり、Ｑ１□〜ＱｘｔはＮチャンネルＭＯＳ）ランジス
タ、１０はクロック信号入力、１１〜１３は入力信号、
１４は出力信号であｇ０クロック信号が“Ｌ ”レベル
の時、Ｑｌ、のトランジスタがオンし、Ｑ１□〜Ｑ１４
のトランジスタがオフし、１４の出力は” Ｈ”レベル
となる。次に１０のクロック信号がｕＨ＃レベルとなる
と、Ｑｘｓのトランジスタがオフし、Ｑ１２〜Ｑ１４の
トランジスタがオンし、１１〜１３の全入力が″′Ｌ″
レベルの時、１４の出力は、トランジスタの負荷容量に
依り １１ ＨＩｊレベルを保持する。
また、１１〜１３の入力信号のうち、１個以上が” Ｈ
”レベルであれば、１４の出力は″′Ｌ″レベルに変化
する。この回路例に於いては、１０のクロック信号が＋
１ Ｈ”レベルの期間、１１〜１３の全入力がｕ Ｌ”
レベルの場合、時間が経過すると１４の出力信号はトラ
ンジスタ等で発生するリーク電流の為、課って反転する
可能性がある。
”レベルであれば、１４の出力は″′Ｌ″レベルに変化
する。この回路例に於いては、１０のクロック信号が＋
１ Ｈ”レベルの期間、１１〜１３の全入力がｕ Ｌ”
レベルの場合、時間が経過すると１４の出力信号はトラ
ンジスタ等で発生するリーク電流の為、課って反転する
可能性がある。
第６図は、本発明の実施例である。Ｑｌ、〜ＱＸｆのト
ランジスタ及び１０〜１４の信号は、第２図で説明した
ものと同じである。ＱｌａはＰチャンネルＭＯＳ）ラン
ジスタであり、Ｑｌ、はＮチャンネルＭＯＳ）ランジス
タである。ＱｔｓとＱｔｏでインバータを構成している
。１５はこのインバータのドレイン出力である。Ｑ２０
は、Ｑ１□とＱＩＨｓＱｌｓとＱｌ６もしくはＱｌとＱ
ｔｔの等価オン抵抗に対し、充分大きなオン抵抗を有す
るＰチャンネルＭＯＳトランジスタであり、プルアップ
抵抗の働きをしている。Ｑ２０のトランジスタのゲート
には、１５のインバータ出力が接続されている。
ランジスタ及び１０〜１４の信号は、第２図で説明した
ものと同じである。ＱｌａはＰチャンネルＭＯＳ）ラン
ジスタであり、Ｑｌ、はＮチャンネルＭＯＳ）ランジス
タである。ＱｔｓとＱｔｏでインバータを構成している
。１５はこのインバータのドレイン出力である。Ｑ２０
は、Ｑ１□とＱＩＨｓＱｌｓとＱｌ６もしくはＱｌとＱ
ｔｔの等価オン抵抗に対し、充分大きなオン抵抗を有す
るＰチャンネルＭＯＳトランジスタであり、プルアップ
抵抗の働きをしている。Ｑ２０のトランジスタのゲート
には、１５のインバータ出力が接続されている。
クロック信号がＬ ｎレベルの期間、Ｑ、１１のトラン
ジスタがオンし、Ｑ□２〜Ｑ１４のトランジスタがオフ
し、１４の信号はＨ”レベルとなる。
ジスタがオンし、Ｑ□２〜Ｑ１４のトランジスタがオフ
し、１４の信号はＨ”レベルとなる。
また、インバータの出力１５はゝ′Ｌ″レベルとなり、
Ｑ１０のトランジスタがオンし、１４の信号を鳥 プルアップする。
Ｑ１０のトランジスタがオンし、１４の信号を鳥 プルアップする。
次にクロック信号が゛Ｈｎレベルとなると、Ｑｌｌのト
ランジスタがオフし、Ｑ、１□〜Ｑ１４のトランジスタ
がオンする。信号入力１１〜１３が全て１″Ｌ”レベル
の場合、１４が１Ｈ′ルベルを保ち、Ｑｌ８とＱｔｏの
インバータの出力１５ ハｕＩＩ ” レベルとなり、
Ｑ、０のトランジスタはオンしたままで１４．をｖ′Ｈ
”レベルに保つ。また、１１〜１３の信号のうち、１個
以上がＩｔ Ｈ＃ｎレベル場合、Ｑ２ｏ’ＤＦランジス
タがオンしたままでＱｌ２とＱ□。
ランジスタがオフし、Ｑ、１□〜Ｑ１４のトランジスタ
がオンする。信号入力１１〜１３が全て１″Ｌ”レベル
の場合、１４が１Ｈ′ルベルを保ち、Ｑｌ８とＱｔｏの
インバータの出力１５ ハｕＩＩ ” レベルとなり、
Ｑ、０のトランジスタはオンしたままで１４．をｖ′Ｈ
”レベルに保つ。また、１１〜１３の信号のうち、１個
以上がＩｔ Ｈ＃ｎレベル場合、Ｑ２ｏ’ＤＦランジス
タがオンしたままでＱｌ２とＱ□。
、Ｑ１３とＱｌａ又はＱ工。とＱｓｑのいづれかがオン
した過度状態が発生し、１４のレベルが、Ｑｌ８とＱＩ
Ｑのインバータのスレッシュホールド以下に下る。
した過度状態が発生し、１４のレベルが、Ｑｌ８とＱＩ
Ｑのインバータのスレッシュホールド以下に下る。
従ってインバータの出力１５が反転し、″Ｈ″ルベルと
なり、Ｑ２０のトランジスタをオフし、電流の短絡をカ
ットし、消費電流を低減するとともに１１〜１３のＯＲ
論理が安定的に得られる。また、本発明では、入力信号
数に制限はなく、ＮチャンネルＭＯＳ）ランジスタのみ
を追加することにより、入力信号数を増加できる。１４
の信号の立上り時間は、Ｑｌｌのトランジスタと１４の
信号線の容量で、また立下り時間はＱｌ２とＱ、１６等
の２段のＮチャンネルトランジスタと１４の信号線の容
量でほぼ近似され、高速にすることが可能であるｏｌｏ
のクロック信号の最低周波数についても制限がなく、擬
似スタティク回路としての働きをする。すなわち、本発
明によるＯＲ論理回路は、低消費電力としての相補型Ｍ
Ｏ３集積回路の多大カワイヤーＦＯＲ回路をスタテ、イ
ク動作させるときに特に従来回路に比し有利である。
なり、Ｑ２０のトランジスタをオフし、電流の短絡をカ
ットし、消費電流を低減するとともに１１〜１３のＯＲ
論理が安定的に得られる。また、本発明では、入力信号
数に制限はなく、ＮチャンネルＭＯＳ）ランジスタのみ
を追加することにより、入力信号数を増加できる。１４
の信号の立上り時間は、Ｑｌｌのトランジスタと１４の
信号線の容量で、また立下り時間はＱｌ２とＱ、１６等
の２段のＮチャンネルトランジスタと１４の信号線の容
量でほぼ近似され、高速にすることが可能であるｏｌｏ
のクロック信号の最低周波数についても制限がなく、擬
似スタティク回路としての働きをする。すなわち、本発
明によるＯＲ論理回路は、低消費電力としての相補型Ｍ
Ｏ３集積回路の多大カワイヤーＦＯＲ回路をスタテ、イ
ク動作させるときに特に従来回路に比し有利である。
第１図は、従来の相補型ＭＯＳ集積回路における完全ス
タティクなＯＲ論理回路であり、第２図は同じく、ダイ
ナミックなＯＲ論理回路である。 第６図は本発明の一実施例である。 １０・・・・・・クロック信号 １１〜１６・・・・・・ＯＲ人力信号 １４・・・・・・Ｎ０Ｒ（ＮＯＴ ＯＲ）論理出力信
号１５・・・・・・ＯＲ論理出力信号 Ｑｌｌ ＋ Ｑｌａ ！ Ｑ２ｏ°−−−−−Ｐチャン
ネルＭＯ３）ランジスタ Ｑ１２〜Ｑ、１ｑｅ ＱｌＱ・・・・・・Ｎチャンネル
ＭＯＳ）ランジスタ 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 省） 〈つ（５，ゞ゛ 第１図 Ｖｏ。 第２図 第３図
タティクなＯＲ論理回路であり、第２図は同じく、ダイ
ナミックなＯＲ論理回路である。 第６図は本発明の一実施例である。 １０・・・・・・クロック信号 １１〜１６・・・・・・ＯＲ人力信号 １４・・・・・・Ｎ０Ｒ（ＮＯＴ ＯＲ）論理出力信
号１５・・・・・・ＯＲ論理出力信号 Ｑｌｌ ＋ Ｑｌａ ！ Ｑ２ｏ°−−−−−Ｐチャン
ネルＭＯ３）ランジスタ Ｑ１２〜Ｑ、１ｑｅ ＱｌＱ・・・・・・Ｎチャンネル
ＭＯＳ）ランジスタ 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 省） 〈つ（５，ゞ゛ 第１図 Ｖｏ。 第２図 第３図
Claims (1)
- クロック信号を有し、プリチャージ用の１個のＰチャ？
ネル型ＭＯ３）ランジスタとＮチャンネル型ＭＯ８）ラ
ンジスタが２個直列に接続されたものが複数個有るダイ
ナミックＯＲ論理回路の出力ｉ： Ｍ ＯＳインバータ
の入力に接続され１該ＭＯＳインバータの出力が前記ダ
イナミックＯＲ論理回路の出力のプルアップ用Ｐチャン
ネルＭＯ８）ランジスタのゲート信号に接続され、スタ
テック動作を可能としたことを特徴とする相補型ＭＯＳ
ワイヤードＯＲ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061693A JPS59186425A (ja) | 1983-04-08 | 1983-04-08 | 相補型ｍｏｓワイヤ−ドｏｒ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061693A JPS59186425A (ja) | 1983-04-08 | 1983-04-08 | 相補型ｍｏｓワイヤ−ドｏｒ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59186425A true JPS59186425A (ja) | 1984-10-23 |
Family
ID=13178582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58061693A Pending JPS59186425A (ja) | 1983-04-08 | 1983-04-08 | 相補型ｍｏｓワイヤ−ドｏｒ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186425A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276321A (ja) * | 1985-09-27 | 1987-04-08 | Nec Corp | 相補型ダイナミツク回路 |
| JP2001167589A (ja) * | 1999-11-01 | 2001-06-22 | Samsung Electronics Co Ltd | 不揮発性半導体メモリ装置およびそのプログラム方法 |
-
1983
- 1983-04-08 JP JP58061693A patent/JPS59186425A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276321A (ja) * | 1985-09-27 | 1987-04-08 | Nec Corp | 相補型ダイナミツク回路 |
| JP2001167589A (ja) * | 1999-11-01 | 2001-06-22 | Samsung Electronics Co Ltd | 不揮発性半導体メモリ装置およびそのプログラム方法 |
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