KR20050110784A - 플래쉬 메모리 소자의 멀티 프로그램 회로 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 멀티 프로그램 회로에 관한 것으로, 프로그램 전압보다 높은 소거 전압을 생성하는 펌프를 이용하여 프로그램 동작시에 블럭 스위치를 차지시키고, 블럭 스위치를 구성하는 트랜지스터를 구동시키는 코딩 신호를 계속적으로 인가하여 트랜지스터가 플로팅되지 않도록 함으로써 셀 블럭의 위치에 따른 로딩에 의해 블럭 스위치의 전위가 저하되는 것을 방지하여 플래쉬 메모리 소자의 모든 칩을 테스트하는 시간을 줄여줌으로써 생산 단가를 줄일 수 있는 플래쉬 메모리 소자의 멀티 프로그램 회로가 제시된다.
Description
본 발명은 플래쉬 메모리 소자의 멀티 프로그램 회로에 관한 것으로, 특히 셀 블럭의 위치에 따른 로딩에 의해 블럭 스위치의 전위가 저하되는 것을 방지하여 플래쉬 메모리 소자의 모든 칩을 테스트하는 시간을 줄여줌으로써 생산 단가를 줄일 수 있는 플래쉬 메모리 소자의 멀티 프로그램 회로에 관한 것이다.
도 1은 종래의 NAND형 플래쉬 메모리 소자의 멀티 프로그램(multi program) 테스트를 위한 회로 구성도이고, 도 2는 그 동작 파형도이다.
제 1 펌프(101)는 선택된 셀을 프로그램하기 위한 프로그램 전압(VPGM)을 생성하고, 제 2 펌프(102)는 선택되지 않은 셀의 프로그램을 방지하기 위한 패스 전압(VPASS)을 생성한다. 블럭 스위치(106)는 워드라인 인에이블 신호(WEN)가 하이 레벨로 천이하면 소정 레벨로 프리차지된 후 워드라인 인에이블 신호(WEN)가 로우 레벨로 천이하면 고전압(VPP) 레벨로 차지된다. 그리고, 글로벌 워드라인 인에이블 신호(GWEN)가 하이 레벨로 천이하면 프로그램 전압(VPGM) 및 패스 전압(VPASS)이 제 2 및 제 3 고전압 스위치(104 및 105)를 통해 공급된다. 블럭 스위치(106)의 출력 신호(VBLKWL)에 따라 스위치 회로(107)를 구성하는 NMOS 트랜지스터들이 구동되고, 제 2 및 제 3 고전압 스위치(104 및 105)를 통해 프로그램 전압(VPGM) 및 패스 전압(VPASS)이 메모리 블럭(108)의 메모리 셀에 각각 인가되어 선택된 셀의 워드라인(WL)에 프로그램 전압(VPGM)이 공급되고, 선택되지 않은 셀의 워드라인(GWL)에 패스 전압(VPASS)이 공급된다. 따라서, 선택된 셀이 프로그램되고, 선택되지 않은 셀은 프로그램되지 않는다. 그런데, 상기의 구성에서 제 1 및 제 2 펌프(101 및 102), 제 2 및 제 3 고전압 스위치(104 및 105)는 펌핑부(10)를 구성하며, 펌핑부(10)는 플래쉬 메모리 소자에 하나만 존재한다. 그리고, 제 1 고전압 스위치(103) 및 블럭 스위치(106)은 스위치 회로(107)과 마찬가지로 셀 블럭(108)의 수만큼 존재하게 된다.
그러나, 상기한 멀티 프로그램 회로는 프로그램하고자 하는 셀이 하나일 때는 별다른 문제를 발생시키지 않지만, 다른 블럭에 있는 셀을 동시에 선택해서 프로그램하고자 할 때는 선택된 셀과 선택되지 않은 셀들 사이의 갯수에 따른 로딩 차이로 인해 블럭 스위치(106)의 차징 레벨이 저하되어 스위치 회로(108)의 NMOS 트랜지스터들을 제대로 구동시키지 못하게 된다.
이러한, 블럭 스위치의 구동 문제점을 일반적인 블럭 스위치의 회로도인 도 3을 이용하여 설명하기로 한다.
다수의 블럭 선택 어드레스 신호(XA, XB 및 XC)가 모두 하이 레벨로 인가되면 제 1 NAND 게이트(201)는 로우 레벨의 신호를 출력한다. 프로그램 프리차지 바 신호(PGMPREb)가 로우 레벨로 인가되면 제 2 NAND 게이트(202)는 로우 레벨로 인가된 제 1 NAND 게이트(201)의 출력 신호와 논리 조합하여 하이 레벨의 신호를 출력한다. 이때, 워드라인 인에이블 신호(WEN)가 하이 레벨로 인가되면 제 3 NAND 게이트(203)는 하이 레벨의 제 2 NAND 게이트(202)의 출력 신호와 논리 조합하여 로우 레벨의 신호를 출력한다. 로우 레벨의 제 3 NAND 게이트(203)의 출력 신호에 의해 제 6 NMOS 트랜지스터(N206)는 턴오프된다. 하이 레벨을 유지하는 제 2 NAND 게이트(202)의 출력 신호는 프리차지 신호(PRE)가 하이 레벨로 인가되어 제 1 NMOS 트랜지스터(N201)가 턴온되면 출력 단자(VBLKWL)을 소정 레벨로 프리차지한다. 그리고, 어드레스 코딩 신호(GA 및 GB)에 의해 제 2 및 제 3 NMOS 트랜지스터(N202 및 N203)가 턴온되면 고전압(VPP)이 출력 단자(VBLKWL)에 전달되고, 이후 어드레스 코딩 신호(GA 및 GB)에 의해 제 2 및 제 3 NMOS 트랜지스터(N202 및 N203)가 플로팅되면 출력 단자(VBLKWL)는 고전압의 전위를 유지하게 된다.
그러나, 프로그램하고자 하는 셀의 셀 블럭의 위치에 따른 로딩등의 이유로 고전압(VPP) 레벨이 소정 레벨로 저하되는데, 이렇게 되면 역방향 다이오드 접속된 제 4 및 제 5 NMOS 트랜지스터(N204 및 N205)를 통해 출력 단자(VBLKWL)의 전위가 저하된다. 출력 단자(VBLKWL)의 전위가 고전압 전위보다 낮아지게 되면 스위치 회로의 NMOS 트랜지스터들을 제대로 구동시키지 못하게 되고, 이에 따라 선택된 셀에 프로그램 전압(VPGM)이 공급되지 못해 프로그램되지 않는 문제점이 발생된다.
따라서, 전체 블럭이 프로그램되지 않기 때문에 하나의 블럭 단위로 다시 프로그램 테스트를 실시해야 하므로 프로그램 테스트 시간이 길어지고, 이러한 테스트 시간의 증가에 의해 생산 단가가 증가하게 된다.
본 발명의 목적은 멀티 프로그램 테스트 동작에서 모든 셀 블럭의 위치에 따른 로딩에 의해 블럭 스위치의 전위가 저하되는 것을 방지하여 플래쉬 메모리 소자의 모든 칩을 테스트하는 시간을 줄일 수 있는 플래쉬 메모리 소자의 멀티 프로그램 회로를 제공하는데 있다.
본 발명의 다른 목적은 프로그램 전압보다 높은 소거 전압을 생성하는 펌프를 이용하여 프로그램 동작시에 블럭 스위치를 차지시키고, 블럭 스위치를 구성하는 트랜지스터를 구동시키는 코딩 신호를 계속적으로 인가하여 트랜지스터가 플로팅되지 않도록 함으로써 테스트 시간을 줄일 수 있는 플래쉬 메모리 소자의 멀티 프로그램 회로를 제공하는데 있다.
NAND형 플래쉬 메모리 소자의 프로그램, 소거 및 읽기 동작을 위해 각각의 동작에 따른 고전압 생성하기 위한 다수의 펌프가 필요하다. 그런데, 프로그램 동작에서는 소거 전압을 생성하기 위한 펌프와 읽기 전압을 생성하기 위한 펌프가 필요하지 않게 된다. 본 발명에서는 프로그램 전압보다 높은 소거 전압을 생성하는 펌프를 이용하여 프로그램 동작시에 블럭 스위치를 차지시키고, 블럭 스위치를 구성하는 트랜지스터(N202 및 N203)를 구동시키는 코딩 신호(GA 및 GB)를 계속적으로 인가하여 트랜지스터(N202 및 N203)가 플로팅되지 않도록 함으로써 셀 블럭의 위치에 따른 로딩에 의해 블럭 스위치의 전위가 저하되는 것을 방지한다.
본 발명에 따른 플래쉬 메모리 소자의 멀티 프로그램 회로는 다수의 셀 블럭과, 서로 다른 다수의 전압을 생성하기 위한 펌핑부와, 제 1 제어 신호에 따라 상기 펌핑부로부터 생성된 제 1 전압을 전달하기 위한 다수의 제 1 고전압 스위치와, 상기 제 1 제어 신호에 따라 상기 제 1 전압을 전달하여 제 2 제어 신호로 이용되도록 하기 위한 다수의 제 2 고전압 스위치와, 상기 제 1 및 제 2 제어 신호에 따라 상기 제 1 전압에 따른 전위로 차지되는 다수의 블럭 스위치와, 제 3 제어 신호에 따라 상기 펌핑부로부터 생성된 제 2 전압을 전달하기 위한 제 3 고전압 스위치와, 상기 제 3 제어 신호에 따라 상기 펌핑부로부터 생성된 제 3 전압을 전달하기 위한 제 4 고전압 스위치와, 상기 블럭 스위치의 출력 신호에 따라 상기 제 3 및 제 4 고전압 스위치를 통해 전달된 상기 제 2 및 제 3 전압을 전달하여 셀 블럭의 해당 셀을 프로그램하기 위한 다수의 스위치 회로를 포함한다.
상기 펌핑부는 상기 제 1 전압을 생성하기 위한 제 1 펌프와, 상기 제 2 전압을 생성하기 위한 제 2 펌프와, 상기 제 3 전압을 생성하기 위한 제 3 펌프를 포함한다.
상기 제 1 전압은 상기 제 2 전압보다 높고, 상기 제 2 전압은 상기 제 3 전압보다 높다.
상기 제 2 제어 신호는 상기 제 1 제어 신호가 인에이블되는 동안에 인에이블되어 상기 블럭 스위치가 상기 제 1 전압의 전위로 프리차지된다.
상기 제 1 및 제 2 고전압 스위치, 상기 블럭 스위치 및 상기 스위치 회로는 상기 셀 블럭의 수만큼 존재한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 4는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 프로그램 회로의 구성도이다.
제 1 펌프(301)는 메모리 셀의 소거를 위한 소거 전압(VERASE)을 생성하고, 제 2 펌프(302)는 선택된 메모리 셀의 프로그램을 위한 프로그램 전압(VPGM)을 생성하며, 제 3 펌프(303)는 선택되지 않은 메모리 셀의 프로그램을 방지하기 위한 패스 전압(VPASS)을 생성한다. 제 1 고전압 스위치(305)는 테스트 비트 신호(TBIT)에 따라 구동되어 소거 전압(VERASE)을 전달하고, 제 2 고전압 스위치(306)는 테스트 비트 신호(TBIT)가 인버터(304)에 의해 반전된 테스트 비트 바 신호(TBITb)에 따라 구동되어 프로그램 전압(VPGM)을 전달한다. 제 3 고전압 스위치(307)는 테스트 비트 바 신호(TBITb)에 따라 구동되어 프로그램 전압(VPGM)을 전달한다. 제 4 고전압 스위치(308)는 테스트 비트 신호(TBIT)에 따라 구동되어 제 3 고전압 스위치(307)를 통해 전달된 프로그램 전압(VPGM)을 블럭 스위치(311)로 공급한다. 제 5 고전압 스위치(309)는 글로벌 워드라인 인에이블 신호(GWEN)에 따라 구동되어 프로그램 전압(VPGM)을 스위치 회로(312)로 전달하고, 제 6 고전압 스위치(310)는 글로벌 워드라인 인에이블 신호(GWEN)에 따라 구동되어 패스 전압(VPASS)을 스위치 회로(312)로 전달한다. 블럭 스위치(311)는 제 4 고전압 스위치(308)를 통해 입력된 신호에 따라 소거 전압(VERASE) 레벨로 차징되어 출력 신호(VBLKWL)의 레벨이 결정된다. 스위치 회로(312)는 블럭 스위치(311)의 출력 신호(VBLKWL)에 따라 구동되는 다수의 NMOS 트랜지스터로 구성되어 제 5 고전압 스위치(309)를 통해 전달된 프로그램 전압(VPGM) 및 제 6 고전압 스위치(310)를 통해 전달된 패스 전압(VPASS)을 메모리 셀 블럭(314)에 전달하여 메모리 셀 블럭(314)의 소정 셀이 프로그램되도록 한다. 상기의 구성에서 제 1, 제 2 및 제 3 펌프(301, 302 및 303)와 제 2 및 제 3 펌프(303 및 304)로부터 생성된 프로그램 전압(VPGM) 및 패스 전압(VPASS)을 전달하는 제 5 및 제 6 고전압 스위치(309 및 310)는 펌핑부(100)를 구성하며, 펌핑부(100)는 셀 블럭의 수에 관계없이 하나만 존재한다. 그러나, 제 1 내지 제 4 고전압 스위치(305 내지 308) 및 블럭 스위치(311)로 구성되는 제어부(200)는 셀 블럭의 수만큼 존재하게 된다.
상기와 같이 구성되는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 프로그램 회로의 구동 방법을 도 5의 파형도를 이용하여 설명하면 다음과 같다.
제 1 펌프(301)는 메모리 셀의 소거를 위한 약 20V의 소거 전압(VERASE)을 생성하고, 제 2 펌프(302)는 선택된 메모리 셀의 프로그램을 위한 약 18V의 프로그램 전압(VPGM)을 생성하며, 제 3 펌프(303)는 선택되지 않은 메모리 셀의 프로그램을 방지하기 위한 약 10V의 패스 전압(VPASS)을 생성한다. 테스트 비트 신호(TBIT)가 하이 레벨로 천이하면 제 2 및 제 3 고전압 스위치(306 및 307)은 디스에이블되고, 제 1 고전압 스위치(305)는 인에이블되어 제 1 펌프(301)로부터 발생된 소거 전압(VERASE)을 블럭 스위치(311)로 전달한다. 또한, 하이 레벨의 테스트 비트 신호(TBIT)에 따라 제 4 고전압 스위치(308)가 인에이블되고, 제 4 고전압 스위치(308)는 고전압(VPP) 레벨을 전달하여 제 1 및 제 2 코딩 신호(GA 및 GB)를 출력한다. 제 1 및 제 2 코딩 신호(GA 및 GB)에 따라 블럭 스위치(311)가 소거 전압(VERASE) 레벨의 고전압(VPP) 레벨로 차징된다. 그리고, 글로벌 워드라인 인에이블 신호(GWEN)가 하이 레벨로 천이하면 제 5 고전압 스위치(309)를 통해 프로그램 전압(VPGM)이 전달되고, 제 6 고전압 스위치(310)를 통해 패스 전압(VPASS)이 전달된다. 그런데, 블럭 스위치(311)로부터 소거 전압(VERASE) 레벨의 출력 신호(VBLKWL)가 출력되어 스위치 회로(312)의 NMOS 트랜지스터들이 턴온되기 때문에 프로그램 전압(VPGM)은 선택된 셀의 워드라인(WL)으로 인가되어 선택된 셀이 프로그램되고, 패스 전압(VPASS)은 선택되지 않은 셀의 워드라인으로 인가되어 선택되지 않은 셀의 프로그램을 방지한다.
한편, 본 발명에 따른 플래쉬 메모리 소자의 멀티 프로그램 회로를 구성하는 블럭 스위치는 도 3을 이용하여 설명된 일반적인 블럭 스위치를 사용하지만, 인에이블 신호로 테스트 비트 신호(TBIT)를 이용한다. 따라서, 블럭 스위치(311)는 제 4 고전압 스위치(308)를 통해 입력되는 코딩 신호(GA 및 GB)가 계속적으로 인가되기 때문에 NMOS 트랜지스터(N202 및 N203)가 플로팅되지 않아 출력 단자(VBLKWL)의 전위가 저하되지 않는다.
상술한 바와 같이 본 발명에 의하면 프로그램 전압보다 높은 소거 전압을 생성하는 펌프를 이용하여 프로그램 동작시에 블럭 스위치를 차지시키고, 블럭 스위치를 구성하는 트랜지스터를 구동시키는 코딩 신호를 계속적으로 인가하여 트랜지스터가 플로팅되지 않도록 함으로써 셀 블럭의 위치에 따른 로딩에 의해 블럭 스위치의 전위가 저하되는 것을 방지하여 플래쉬 메모리 소자의 모든 칩을 테스트하는 시간을 줄여줌으로써 생산 단가를 줄일 수 있다.
도 1은 종래의 NAND형 플래쉬 메모리 소자의 멀티 프로그램 테스트를 위한 회로 구성도.
도 2는 도 1의 동작 파형도.
도 3은 일반적인 블럭 스위치 회로도.
도 4는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 멀티 프로그램 테스트를 위한 회로 구성도.
도 5는 도 4의 동작 파형도.
<도면의 주요 부분에 대한 부호의 설명>
301 내지 303 : 제 1 내지 제 3 펌프
304 : 인버터
305 내지 310 : 제 1 내지 제 6 고전압 스위치
311 : 블럭 스위치 312 : 스위치 회로
313 : 페이지 버퍼 314 : 셀 블럭
Claims (5)
- 다수의 셀 블럭;서로 다른 다수의 전압을 생성하기 위한 펌핑부;제 1 제어 신호에 따라 상기 펌핑부로부터 생성된 제 1 전압을 전달하기 위한 다수의 제 1 고전압 스위치;상기 제 1 제어 신호에 따라 상기 제 1 전압을 전달하여 제 2 제어 신호로 이용되도록 하기 위한 다수의 제 2 고전압 스위치;상기 제 1 및 제 2 제어 신호에 따라 상기 제 1 전압에 따른 전위로 차지되는 다수의 블럭 스위치;제 3 제어 신호에 따라 상기 펌핑부로부터 생성된 제 2 전압을 전달하기 위한 제 3 고전압 스위치;상기 제 3 제어 신호에 따라 상기 펌핑부로부터 생성된 제 3 전압을 전달하기 위한 제 4 고전압 스위치; 및상기 블럭 스위치의 출력 신호에 따라 상기 제 3 및 제 4 고전압 스위치를 통해 전달된 상기 제 2 및 제 3 전압을 전달하여 셀 블럭의 해당 셀을 프로그램하기 위한 다수의 스위치 회로를 포함하는 플래쉬 메모리 소자의 멀티 프로그램 회로.
- 제 1 항에 있어서, 상기 펌핑부는 상기 제 1 전압을 생성하기 위한 제 1 펌프;상기 제 2 전압을 생성하기 위한 제 2 펌프; 및상기 제 3 전압을 생성하기 위한 제 3 펌프를 포함하는 플래쉬 메모리 소자의 멀티 프로그램 회로.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 전압은 상기 제 2 전압보다 높고, 상기 제 2 전압은 상기 제 3 전압보다 높은 플래쉬 메모리 소자의 멀티 프로그램 회로.
- 제 1 항에 있어서, 상기 제 2 제어 신호는 상기 제 1 제어 신호가 인에이블되는 동안에 인에이블되어 상기 블럭 스위치가 상기 제 1 전압의 전위로 프리차지되는 플래쉬 메모리 소자의 멀티 프로그램 회로.
- 제 1 항에 있어서, 상기 제 1 및 제 2 고전압 스위치, 상기 블럭 스위치 및 상기 스위치 회로는 상기 셀 블럭의 수만큼 존재하는 플래쉬 메모리 소자의 멀티 프로그램 회로.
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| KR (1) | KR100600302B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100826499B1 (ko) * | 2006-10-02 | 2008-05-02 | 삼성전자주식회사 | 차지펌프를 구비하는 반도체 메모리 장치 및 상기 차지펌프제어방법 |
-
2004
- 2004-05-19 KR KR1020040035604A patent/KR100600302B1/ko not_active IP Right Cessation
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| KR100826499B1 (ko) * | 2006-10-02 | 2008-05-02 | 삼성전자주식회사 | 차지펌프를 구비하는 반도체 메모리 장치 및 상기 차지펌프제어방법 |
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