CN116705119A - 存储器件 - Google Patents

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Abstract

实施方式提供一种能够抑制消耗电流的增加并且减少电路面积的存储器件。一实施方式的存储器件具备：第1存储单元及第2存储单元，分别与第1列地址建立对应；第1感测放大器组件；第1位线，将第1存储单元与第1感测放大器组件之间连接；以及第2位线，将第2存储单元与第1感测放大器组件之间连接。

Description

存储器件
[相关申请]
本申请享有以日本专利申请2022-29798号(申请日：2022年2月28日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种存储器件。
背景技术
作为能够非易失地存储数据的存储器件，已知有NAND(Not And，与非)闪存。在NAND闪存之类的存储器件中，采用三维存储器构造来实现高集成化、大容量化。三维存储器构造与用来控制存储器构造的周边电路有时被设置在不同的芯片上。这种情况下，存储器件是通过将设置有三维存储器构造的芯片与设置有周边电路的芯片贴合而形成。
发明内容
实施方式提供一种能够抑制消耗电流的增加并且减少电路面积的存储器件。
实施方式的存储器件具备：第1存储单元及第2存储单元，分别与第1列地址建立对应；第1感测放大器组件；第1位线，将所述第1存储单元与所述第1感测放大器组件之间连接；以及第2位线，将所述第2存储单元与所述第1感测放大器组件之间连接。
附图说明
图1是表示包含第1实施方式的存储器件的存储器系统的构成的框图。
图2是表示第1实施方式的存储器件的存储单元阵列的构成的一例的电路图。
图3是表示第1实施方式的存储器件的感测放大器模块的构成的一例的电路图。
图4是表示第1实施方式的存储器件的感测放大器模块的感测放大器组件的构成的一例的电路图。
图5是表示第1实施方式的存储器件的整体构造的一例的立体图。
图6是表示第1实施方式的存储器件的感测放大器模块的平面布局的一例的俯视图。
图7是表示第1实施方式的存储器件的感测放大器模块的感测放大器组件及位线的平面布局的一例的俯视图。
图8是表示第1实施方式的存储器件的存储单元阵列的平面布局的一例的俯视图。
图9是表示第1实施方式的存储器件的存储单元阵列的区块及位线的平面布局的一例的俯视图。
图10是表示第1实施方式的存储器件的感测放大器组件、区块及位线的连接关系的一例的图。
图11是表示第1实施方式的存储器件的截面构造的一例的、沿着图9的XI-XI线的剖视图。
图12是表示第1实施方式的存储器件的存储单元晶体管的截面构造的一例的、沿着图11的XII-XII线的剖视图。
图13是表示第1实施方式的存储器件的使用位线BLa时的读出动作及写入动作的时序图。
图14是表示第1实施方式的存储器件的使用位线BLb时的读出动作及写入动作的时序图。
图15是表示第1实施方式的存储器件的使用位线BLa时的抹除动作的时序图。
图16是表示第1实施方式的存储器件的使用位线BLb时的抹除动作的时序图。
图17是表示第2实施方式的存储器件的感测放大器模块的感测放大器组件及位线的平面布局的一例的俯视图。
图18是表示第2实施方式的存储器件的感测放大器组件、区块及位线的连接关系的一例的图。
图19是表示第3实施方式的存储器件的感测放大器模块的感测放大器组件及位线的平面布局的一例的俯视图。
图20是表示第3实施方式的存储器件的感测放大器组件、区块及位线的连接关系的一例的图。
图21是表示第4实施方式的存储器件的感测放大器模块的感测放大器组件及位线的平面布局的一例的俯视图。
图22是表示第5实施方式的存储器件的感测放大器模块的感测放大器组件及位线的平面布局的一例的俯视图。
图23是表示第5实施方式的存储器件中的各种动作所选择的区块与位线间所产生的耦合电容的关系的第1例的图。
图24是表示第5实施方式的存储器件中的各种动作所选择的区块与位线间所产生的耦合电容的关系的第2例的图。
图25是表示第6实施方式的存储器件的感测放大器模块的感测放大器组件及位线的平面布局的一例的俯视图。
具体实施方式
以下，参照附图对实施方式进行说明。
此外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同的符号。在对具有相同构成的要素彼此特别加以区分的情况下，有时会在相同符号的末尾附加互不相同的字符或数字。
1.第1实施方式
对第1实施方式进行说明。
1.1构成
对第1实施方式的构成进行说明。
1.1.1存储器系统
图1是用来对第1实施方式的存储器系统的构成进行说明的框图。存储器系统是以连接于外部的主机机器(未图示)的方式构成的存储装置。存储器系统例如为SDTM卡之类的存储卡、UFS(Universal Flash Storage，通用闪存存储器)、SSD(Solid State Drive，固态驱动器)。存储器系统1包含存储器控制器2及存储器件3。
存储器控制器2例如由SoC(System-on-a-Chip，片上系统)之类的集成电路构成。存储器控制器2根据来自主机机器的请求来控制存储器件3。具体来说，例如，存储器控制器2将由主机机器请求写入的数据写入到存储器件3中。又，存储器控制器2将由主机机器请求读出的数据从存储器件3读出并发送给主机机器。
存储器件3是非易失地存储数据的存储器。存储器件3例如为NAND型闪存。
存储器控制器2与存储器件3的通信例如依据SDR(Single Data Rate，单数据速率)接口、切换DDR(Double Data Rate，双倍数据速率)接口、或ONFI(开放式NAND型闪存接口)。
1.1.2存储器件
接下来，对第1实施方式的存储器件的构成进行说明。
1.1.2.1存储器件的整体构成
接着，参照图1所示的框图对第1实施方式的存储器件的整体构成进行说明。存储器件3例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动模块14、行解码器模块15及感测放大器模块16。
存储单元阵列10是数据的存储区域。存储单元阵列10包含多个区块BLK0～BLK(n－1)(n为2以上的整数)。区块BLK是多个存储单元的集合。区块BLK例如被用作数据的抹除单位。多个存储单元分别非易失地存储数据。又，存储单元阵列10中设置多个位线及多个字线。各存储单元例如与1条位线及1条字线建立关联。存储单元阵列10的详细构成将在下文中叙述。
指令寄存器11存储由存储器件3从存储器控制器2接收到的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、抹除动作等的命令。
地址寄存器12存储由存储器件3从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含区块地址BAd、页地址PAd、及列地址CAd。例如，区块地址BAd、页地址PAd、及列地址CAd分别用于区块BLK、字线、及位线的选择。
定序器13控制整个存储器件3的动作。例如，定序器13根据保存在指令寄存器11中的指令CMD来控制驱动模块14、行解码器模块15、及感测放大器模块16等，从而执行读出动作、写入动作、抹除动作等。
驱动模块14产生读出动作、写入动作、抹除动作等中所要使用的电压。并且，驱动模块14例如基于地址寄存器12中保存的页地址PAd，将所产生的电压施加给与选择字线对应的信号线。
行解码器模块15基于地址寄存器12中存储的区块地址BAd，选择对应的存储单元阵列10中的1个区块BLK。并且，行解码器模块15例如将施加给与选择字线对应的信号线的电压，传送到所选择的区块BLK内的选择字线。
感测放大器模块16基于地址寄存器12中存储的列地址CAd，选择对应的存储单元阵列10内的位线。写入动作中，根据从存储器控制器2接收的写入数据DAT，对各位线施加所期望的电压。又，感测放大器模块16在读出动作中，基于位线的电压来判定存储单元中存储的数据，并将判定结果作为读出数据DAT传送到存储器控制器2。
1.1.3存储器件的电路构成
接下来，对第1实施方式的存储器件的电路构成进行说明。
1.1.3.1存储单元阵列的电路构成
图2是表示第1实施方式的存储器件所具备的存储单元阵列的电路构成的一例的电路图。图2中，示出了存储单元阵列10中包含的多个区块BLK中的1个区块BLK。如图2所示，区块BLK例如包含4个串组件SU0～SU3。
各串组件SU包含分别与位线BLa＜0＞或BLb＜0＞、BLa＜1＞或BLb＜1＞、…、及BLa＜m－1＞或BLb＜m－1＞(m为2以上的整数)建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。各存储单元晶体管MT包含控制栅极及电荷储存部，将数据非易失地存储。选择晶体管ST1及ST2分别用于各种动作时的串组件SU的选择。
各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的第1端连接于建立关联的位线BLa及BLb中的任一个。选择晶体管ST1的第2端连接于串联连接的存储单元晶体管MT0～MT7的第1端。选择晶体管ST2的第1端连接于串联连接的存储单元晶体管MT0～MT7的第2端。选择晶体管ST2的第2端连接于源极线SL。
同一个区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。串组件SU0～SU3内的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。多个选择晶体管ST2的栅极连接于选择栅极线SGS。
位线BLa及位线BLb的组中被分配同一个列地址CAd。以下，对被分配同一个列地址CAd的位线BLa及BLb的组标注相同的符号＜k＞(0≦k≦m－1)。分配给位线BLa＜0＞及BLb＜0＞的列地址CAd、分配给位线BLa＜1＞及BLb＜1＞的列地址CAd、…、以及分配给BLa＜m－1＞及BLb＜m－1＞的列地址CAd互不相同。
多个位线BLa及BLb的组分别被多个区块BLK间被分配同一个列地址的NAND串NS所共有。字线WL0～WL7分别设置在各区块BLK中。源极线SL例如在多个区块BLK间被共有。
1个串组件SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如被称为单元组件CU。例如，包含分别存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量被定义为“1页数据”。单元组件CU根据存储单元晶体管MT所存储的数据的比特数，可具有2页数据以上的存储容量。
此外，第1实施方式的存储器件3所具备的存储单元阵列10的电路构成并不限定于以上说明的构成。例如，各区块BLK所包含的串组件SU的个数可设计为任意个数。各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可分别设定为任意个数。
1.1.3.2感测放大器模块的电路构成
图3是表示第1实施方式的存储器件的感测放大器模块的电路构成的一例的电路图。感测放大器模块16包含转换电路SD、高速缓冲存储器CM、及感测放大器集SAS。
转换电路SD是并行/串列转换电路(SerDes)。具体来说，转换电路SD将从存储器控制器2经由存储器件3内的输入输出电路(未图示)串列传送的数据DAT，并行传送到高速缓冲存储器CM。又，转换电路SD将从高速缓冲存储器CM并行接收的数据DAT串列传送到输入输出电路。
高速缓冲存储器CM包含多个锁存电路XDL＜0＞～XDL＜m－1＞。各锁存电路XDL在读出动作及写入动作中，暂时存储数据DAT。
感测放大器集SAS包含多个感测放大器组件SAU＜0＞～SAU＜m－1＞。多个感测放大器组件SAU＜0＞～SAU＜m－1＞分别经由不同的总线DBUS而连接于多个锁存电路XDL＜0＞～XDL＜m－1＞。又，多个感测放大器组件SAU＜0＞～SAU＜m－1＞分别与位线BLa＜0＞～BLa＜m－1＞及BLb＜0＞～BLb＜m－1＞连接。具体来说，感测放大器组件SAU＜0＞与位线BLa＜0＞及BLb＜0＞连接。感测放大器组件SAU＜1＞与位线BLa＜1＞及BLb＜1＞连接。感测放大器组件SAU＜m－1＞与位线BLa＜m－1＞及BLb＜m－1＞连接。
各感测放大器组件SAU包含晶体管DTR、总线LBUS、锁存电路SDL、ADL及BDL、感测放大器部SA、以及位线连接部BLHU。以下，着眼于1个感测放大器组件SAU，对感测放大器组件SAU的电路构成进行说明。
晶体管DTR连接于总线LBUS与DBUS之间。对晶体管DTR的栅极输入信号DSW。晶体管DTR根据信号DSW是“H”电平还是“L”电平，来控制将感测放大器组件SAU与锁存电路XDL之间电连接还是电绝缘。
总线LBUS是将晶体管DTR与感测放大器部SA、以及锁存电路SDL、ADL及BDL之间连接的总线。
锁存电路SDL、ADL及BDL暂时存储读出数据或写入数据等。锁存电路SDL、ADL及BDL经由总线LBUS而与感测放大器部SA之间相互收发数据。
感测放大器部SA例如在读出动作中，基于对应的位线BLa及BLb的电压，来判定读出数据是“0”还是“1”。又，感测放大器部SA例如在写入动作中，可基于锁存电路SDL中存储的数据，来改变要施加给对应的位线BLa及BLb的电压。
位线连接部BLHU包含高耐压的晶体管。位线连接部BLHU连接在感测放大器部SA与对应的位线BLa及BLb之间。
接着，使用图4对感测放大器部SA的详细构成进行说明。
图4是表示第1实施方式的存储器件的感测放大器模块的感测放大器组件的构成的一例的电路图。如图4所示，感测放大器部SA包含晶体管T0～T10以及电容器CA。位线连接部BLHU包含晶体管T20～T23。锁存电路SDL、ADL及BDL分别包含例如晶体管T30及T31、以及反相器INV0及INV1。锁存电路SDL、ADL及BDL具有彼此类似的构成。
晶体管T0为P型MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管。晶体管T1～T10、T20～T23、T30及T31为N型MOS晶体管。晶体管T20～T23的耐压高于晶体管T1～T10的耐压。以下，将晶体管T0～T10也称为低耐压晶体管，将晶体管T20～T23也称为高耐压晶体管。
首先，对感测放大器部SA内的元件的连接关系进行说明。
对晶体管T0的第1端供给电压VDD。电压VDD为电源电压。晶体管T0的第2端连接于节点ND1。晶体管T0的栅极连接于节点SINV。
晶体管T1的第1端连接于节点ND1。晶体管T1的第2端连接于节点ND2。对晶体管T1的栅极供给信号BLX。
晶体管T2的第1端连接于节点ND1。晶体管T2的第2端连接于节点SEN。对晶体管T2的栅极供给信号HLL。
晶体管T3的第1端连接于节点SEN。晶体管T3的第2端连接于节点ND2。对晶体管T3的栅极供给信号XXL。
晶体管T4的第1端连接于节点ND2。晶体管T4的第2端连接于节点ND3。对晶体管T4的栅极输入信号BLC。
晶体管T5的第1端连接于节点ND2。晶体管T5的第2端连接于节点SRC。节点SRC例如接地。晶体管T5的栅极连接于节点SINV。
晶体管T6的第1端连接于总线LBUS。晶体管T6的第2端连接于晶体管T7的第1端。对晶体管T6的栅极供给信号STB。晶体管T7的第2端连接于节点CLK。晶体管T7的栅极连接于节点SEN。
晶体管T8的第1端连接于节点SEN。晶体管T8的第2端连接于晶体管T9的第1端。对晶体管T8的栅极输入信号LSL。晶体管T9的第2端连接于节点VLSA。节点VLSA例如接地。晶体管T9的栅极连接于总线LBUS。
晶体管T10的第1端连接于总线LBUS。晶体管T10的第2端连接于节点SEN。对晶体管T10的栅极供给信号BLQ。
电容器CA的第1端连接于节点SEN。电容器CA的第2端连接于节点CLK。对节点CLK输入例如时钟信号。
接着，对位线连接部BLHU内的元件的连接关系进行说明。
晶体管T20的第1端连接于节点ND3。晶体管T20的第2端连接于对应的位线BLa。对晶体管T20的栅极供给信号BLSa。
晶体管T21的第1端连接于节点BLBIAS。晶体管T21的第2端连接于对应的位线BLa。对晶体管T21的栅极供给信号BIASa。
晶体管T22的第1端连接于节点ND3。晶体管T22的第2端连接于对应的位线BLb。对晶体管T22的栅极供给信号BLSb。
晶体管T23的第1端连接于节点BLBIAS。晶体管T23的第2端连接于对应的位线BLb。对晶体管T23的栅极供给信号BIASb。
接着，对锁存电路SDL、ADL及BDL内的元件的连接关系进行说明。
晶体管T30的第1端连接于总线LBUS。晶体管T30的第2端连接于反相器INV0的输出端及反相器INV1的输入端。
晶体管T31的第1端连接于总线LBUS。晶体管T31的第2端连接于反相器INV0的输入端及反相器INV1的输出端。
对锁存电路SDL内的晶体管T30的栅极及晶体管T31的栅极分别输入信号STL及STI。对锁存电路ADL内的晶体管T30的栅极及晶体管T31的栅极分别输入控制信号ATL及ATI。对锁存电路BDL内的晶体管T30的栅极及晶体管T31的栅极分别输入控制信号BTL及BTI。
锁存电路SDL内的反相器INV0的输入端及输出端分别对应于节点SINV及SLAT。锁存电路ADL内的反相器INV0的输入端及输出端分别对应于节点AINV及ALAT。锁存电路BDL内的反相器INV0的输入端及输出端分别对应于节点BINV及BLAT。
此外，第1实施方式的存储器件3的感测放大器模块16并不限定于以上说明的电路构成。例如，各感测放大器组件SAU所具备的锁存电路的个数可基于1个单元组件CU存储的页数适当变更。又，感测放大器模块16也可以还具备运算电路，所述运算电路构成为基于锁存电路SDL、ADL及BDL中存储的数据而执行各种运算。
1.1.4存储器件的构造
接下来，对第1实施方式的存储器件的构造的一例进行说明。
1.1.4.1存储器件的整体构造
图5是表示第1实施方式的存储器件的整体构造的一例的立体图。如图5所示，存储器件3具备存储器芯片MC及CMOS芯片CC。存储器件3是将存储器芯片MC的下表面与CMOS芯片CC的上表面贴合而形成。存储器芯片MC包含与存储单元阵列10对应的构造。CMOS芯片CC例如包含与指令寄存器11、地址寄存器12、定序器13、驱动模块14、行解码器模块15、及感测放大器模块16对应的构造。
以下，将贴合CMOS芯片CC及存储器芯片MC的面设为XY面。将XY面中相互正交的方向设为X方向及Y方向。又，将从CMOS芯片CC朝向存储器芯片MC的方向设为+Z方向。与此相对，将从存储器芯片MC朝向CMOS芯片CC的方向设为-Z方向。+Z方向及-Z方向分别也称为上方向及下方向。这样一来，在区分+方向还是-方向的情况下，有时会对方向附加“+”或“-”。X方向、Y方向及Z方向构成右手系。
存储器芯片MC的区域例如被分为存储器区域MR、引出区域HR1及HR2、以及焊垫区域PR1。存储器区域MR用于数据存储，占据存储器芯片MC的大部分。存储器区域MR中配置多个NAND串NS。引出区域HR1及HR2例如在X方向上隔着存储器区域MR。引出区域HR1及HR2用于将存储器芯片MC与CMOS芯片CC内的行解码器模块15之间连接。焊垫区域PR1与存储器区域MR以及引出区域HR1及HR2在Y方向上排列。焊垫区域PR1中配置例如存储器件3的输入输出电路等。
又，存储器芯片MC在存储器区域MR、引出区域HR1及HR2、以及焊垫区域PR1各自的下部具有多个贴合垫BP。贴合垫BP例如也被称为接合金属。存储器区域MR内的贴合垫BP连接于对应的位线BL。引出区域HR内的贴合垫BP连接于字线WL、以及选择栅极线SGD及SGS中对应的配线。焊垫区域PR1内的贴合垫BP连接于存储器芯片MC上所设置的焊垫(未图示)。存储器芯片MC上所设置的焊垫例如用于存储器件3与存储器控制器2之间的连接。
CMOS芯片CC的区域例如被分为感测放大器区域SR、周边电路区域PERI、传送区域XR1及XR2、以及焊垫区域PR2。感测放大器区域SR及周边电路区域PERI在Y方向上排列。感测放大器区域SR及周边电路区域PERI以从Z方向观察时与存储器芯片MC内的存储器区域MR重叠的方式配置。感测放大器区域SR中配置感测放大器模块16。周边电路区域PERI中配置定序器13等。
传送区域XR1及XR2在X方向上隔着感测放大器区域SR及周边电路区域PERI的组。传送区域XR1及XR2分别以从Z方向观察时与引出区域HR1及HR2重叠的方式配置。传送区域XR1及XR2中配置行解码器模块15。
焊垫区域PR2以从Z方向观察时与焊垫区域PR1重叠的方式配置。焊垫区域PR2中配置存储器件3的输入输出电路等。
又，CMOS芯片CC在感测放大器区域SR、周边电路区域PERI、传送区域XR1及XR2、以及焊垫区域PR2各自的上部具有多个贴合垫BP。感测放大器区域SR内的多个贴合垫BP以从Z方向观察时分别与存储器区域MR内的多个贴合垫BP重叠的方式配置。传送区域XR1内的多个贴合垫BP以从Z方向观察时分别与引出区域HR1内的多个贴合垫BP重叠的方式配置。传送区域XR2内的多个贴合垫BP以从Z方向观察时分别与引出区域HR2内的多个贴合垫BP重叠的方式配置。焊垫区域PR1内的多个贴合垫BP以从Z方向观察时分别与焊垫区域PR2内的多个贴合垫BP重叠的方式配置。
存储器芯片MC及CMOS芯片CC之间对向的2个贴合垫BP被贴合(图5中的“贴合”)。由此，存储器芯片MC内的电路与CMOS芯片CC内的电路之间电连接。存储器芯片MC及CMOS芯片CC之间对向的2个贴合垫BP的组可以具有边界，也可以一体化。
此外，第1实施方式的存储器件3并不限定于以上说明的构造。例如，与存储器区域MR相邻的引出区域HR只要至少设置1个即可。存储器件3也可以具备多个存储器区域MR及引出区域HR的组。这种情况下，感测放大器区域SR、传送区域XR、及周边电路区域PERI的组对应于存储器区域MR及引出区域HR的配置而适当设置。存储器芯片MC及CMOS芯片CC的配置也可以相反。这种情况下，将设置在存储器芯片MC的上表面的贴合垫BP与设置在CMOS芯片CC的下表面的贴合垫BP贴合，将用于与外部连接的焊垫设置在CMOS芯片CC上。
1.1.4.2感测放大器模块的平面布局
图6是表示第1实施方式的存储器件的感测放大器模块的平面布局的一例的俯视图。图6中，示出了CMOS芯片CC的感测放大器区域SR中的感测放大器模块16的平面布局的一例。如图6所示，在感测放大器区域SR中，转换电路SD、高速缓冲存储器CM、及感测放大器集SAS依次排列在Y方向上。
高速缓冲存储器CM内的锁存电路XDL＜0＞～XDL＜m－1＞经由省略图示的配线连接于转换电路SD。
高速缓冲存储器CM的区域中，例如，8个锁存电路XDL排列在Y方向上。并且，排列在Y方向上的8个锁存电路XDL的组在X方向上排列多组。具体来说，例如，锁存电路XDL＜0＞～XDL＜7＞排列在Y方向上。锁存电路XDL＜8＞～XDL＜15＞排列在Y方向上。锁存电路XDL＜8＞～XDL＜15＞配置为分别沿着X方向排列在锁存电路XDL＜0＞～XDL＜7＞的旁边。
多个锁存电路XDL＜0＞～XDL＜m－1＞各自经由分别具有在Y方向上延伸的部分的多个总线DBUS而连接于多个感测放大器组件SAU＜0＞～SAU＜m－1＞。
感测放大器集SAS的区域中，例如，8个感测放大器组件SAU排列在Y方向上。并且，排列在Y方向上的8个感测放大器组件SAU的组在X方向上排列多组。具体来说，例如，感测放大器组件＜0＞～SAU＜7＞排列在Y方向上。感测放大器组件＜8＞～SAU＜15＞排列在Y方向上。感测放大器组件SAU＜8＞～SAU＜15＞分别沿着X方向排列在感测放大器组件SAU＜0＞～SAU＜7＞的旁边。以下，将排列在Y方向上的8个感测放大器组件SAU的组称为感测放大器群组SAG。
又，以下，将排列在X方向上的多个感测放大器组件SAU的组称为阶层(tier)T。更具体来说，将多个感测放大器组件SAU＜0＞、SAU＜8＞、…、及SAU＜m－8＞的组称为阶层T＜0＞。将多个感测放大器组件SAU＜1＞、SAU＜9＞、…、及SAU＜m－7＞的组称为阶层T＜1＞。以下相同，将多个感测放大器组件SAU＜2＞、SAU＜10＞、…、及SAU＜m－6＞的组～多个感测放大器组件SAU＜6＞、SAU＜14＞、…、及SAU＜m－2＞的组分别称为阶层T＜2＞～T＜6＞。并且，将多个感测放大器组件SAU＜7＞、SAU＜15＞、…、及SAU＜m－1＞的组称为阶层T＜7＞。
1个感测放大器群组SAG中包含的感测放大器组件SAU的个数是基于位线BL的间距来设计。例如，当感测放大器群组SAG的Y方向上的宽度按照8条位线BL的间距设计时，感测放大器群组SAG由8个感测放大器组件SAU构成。
图7是表示第1实施方式的存储器件的感测放大器模块的感测放大器组件及位线的平面布局的一例的俯视图。图7的例子中，示出了感测放大器区域SR中供配置感测放大器集SAS的部分与位线BL的位置关系。
如图7所示，所有感测放大器组件SAU各自的位线连接部BLHU、感测放大器部SA、以及多个锁存电路SDL、ADL及BDL(图7中的“DL”)依次排列在Y方向上。1个感测放大器组件SAU与1组位线BLa及BLb建立对应。
多个位线BLa＜0＞～BLa＜m－1＞排列在X方向上。多个位线BLb＜0＞～BLb＜m－1＞排列在X方向上。多个位线BLa＜0＞～BLa＜m－1＞分别与多个位线BLb＜0＞～BLb＜m－1＞排列在Y方向上。并且，在X方向上相邻排列的8组位线BLa及BLb以从Z方向观察时与1个感测放大器群组SAG重叠的方式配置。
具体来说，位线BLa＜0＞及BLb＜0＞的在Y方向上相邻的端部分别设置在从Z方向观察时与感测放大器组件SAU＜0＞的位线连接部BLHU重叠的位置。位线BLa＜0＞及BLb＜0＞的在Y方向上相邻的端部分别经由在Z方向上延伸的接点V而与感测放大器组件SAU＜0＞的位线连接部BLHU连接。
位线BLa＜1＞及BLb＜1＞的在Y方向上相邻的端部分别设置在从Z方向观察时与感测放大器组件SAU＜1＞的位线连接部BLHU重叠的位置。位线BLa＜1＞及BLb＜1＞的在Y方向上相邻的端部分别经由接点V而与感测放大器组件SAU＜1＞的位线连接部BLHU连接。
位线BLa＜2＞及BLb＜2＞的在Y方向上相邻的端部分别设置在从Z方向观察时与感测放大器组件SAU＜2＞的位线连接部BLHU重叠的位置。位线BLa＜2＞及BLb＜2＞的在Y方向上相邻的端部分别经由接点V而与感测放大器组件SAU＜2＞的位线连接部BLHU连接。
位线BLa＜3＞及BLb＜3＞的在Y方向上相邻的端部分别设置在从Z方向观察时与感测放大器组件SAU＜3＞的位线连接部BLHU重叠的位置。位线BLa＜3＞及BLb＜3＞的在Y方向上相邻的端部分别经由接点V而与感测放大器组件SAU＜3＞的位线连接部BLHU连接。
位线BLa＜4＞及BLb＜4＞的在Y方向上相邻的端部分别设置在从Z方向观察时与感测放大器组件SAU＜4＞的位线连接部BLHU重叠的位置。位线BLa＜4＞及BLb＜4＞的在Y方向上相邻的端部分别经由接点V而与感测放大器组件SAU＜4＞的位线连接部BLHU连接。
位线BLa＜5＞及BLb＜5＞的在Y方向上相邻的端部分别设置在从Z方向观察时与感测放大器组件SAU＜5＞的位线连接部BLHU重叠的位置。位线BLa＜5＞及BLb＜5＞的在Y方向上相邻的端部分别经由接点V而与感测放大器组件SAU＜5＞的位线连接部BLHU连接。
位线BLa＜6＞及BLb＜6＞的在Y方向上相邻的端部分别设置在从Z方向观察时与感测放大器组件SAU＜6＞的位线连接部BLHU重叠的位置。位线BLa＜6＞及BLb＜6＞的在Y方向上相邻的端部分别经由接点V而与感测放大器组件SAU＜6＞的位线连接部BLHU连接。
位线BLa＜7＞及BLb＜7＞的在Y方向上相互的端部分别设置在从Z方向观察时与感测放大器组件SAU＜7＞的位线连接部BLHU重叠的位置。位线BLa＜7＞及BLb＜7＞的在Y方向上相邻的端部分别经由接点V而与感测放大器组件SAU＜7＞的位线连接部BLHU连接。
如上所述的8组位线BLa及BLb与感测放大器群组SAG之间的位置关系在整个感测放大器区域SR，在X方向上反复。
1.1.4.3存储单元阵列的平面布局
图8是表示第1实施方式的存储器件的存储单元阵列的平面布局的一例的俯视图。图8中，示出了存储器芯片MC的存储器区域MR、以及引出区域HR1及HR2中的存储单元阵列10的平面布局的一例。
如图8所示，存储单元阵列10包含积层配线构造LS、以及多个部件SLT及SHE。
积层配线构造LS具有分别与字线WL、以及选择栅极线SGD及SGS的任一个对应的多个配线层(未图示)隔着绝缘体层在Z方向上积层而成的构造。积层配线构造LS设置在整个存储器区域MR、以及引出区域HR1及HR2。积层配线构造LS内，在存储器区域MR，设置有分别具有与NAND串NS对应的构造的多个存储器柱(未图示)。关于积层配线构造LS的详情，将在下文中叙述。
多个部件SLT例如是在XZ面上扩展的板状绝缘体。多个部件SLT排列在Y方向上。多个部件SLT分别在相邻的区块BLK之间的边界区域，以横穿存储器区域MA以及引出区域HR1及HR2的方式在X方向上延伸。并且，多个部件SLT分别将积层配线构造LS分离成在Y方向上排列的2个部分。
多个部件SHE例如是在XZ面上扩展的板状绝缘体。多个部件SHE排列在Y方向上。图8的例子中，4个部件SHE分别配置在相邻的部件SLT之间。多个部件SHE分别以横穿存储器区域MA的方式在X方向上延伸。多个部件SHE各自的两端分别位于引出区域HR1及HR2。并且，多个部件SHE分别将积层配线构造LS中与选择栅极线SGD对应的配线层分离成在Y方向排列的2个部分。
以上所说明的存储单元阵列10的平面布局中，被部件SLT隔开的区域分别对应于1个区块BLK。又，被部件SLT及SHE隔开的区域分别对应于1个串组件SU。并且，在存储器区域MR以及引出区域HR1及HR2，所述布局从区块BLK0到区块BLK(n－1)在Y方向上反复配置。
图9是表示第1实施方式的存储器件的存储单元阵列的区块及位线的平面布局的一例的俯视图。图9的例子中，示出了存储器区域MR中的2个区块BLKx及BLK(x+1)的边界部分与位线BL的位置关系(0≦x≦n－2)。如图9所示，存储单元阵列10还包含多个存储器柱MP及多个接点CV。
多个存储器柱MP分别作为例如1个NAND串NS发挥功能。多个存储器柱MP在相邻的部件SLT与部件SHE之间的区域，例如配置成4列锯齿状。多个存储器柱MP分别经由接点CV而与对应的1条位线BLa或BLb电连接。
1个存储器柱MP以从Z方向观察时与1组位线BLa及BLb的其中任一者重叠的方式配置。图9的例子中，示出了如下情况：1个存储器柱MP以从Z方向观察时与排列在X方向的2组位线BLa及BLb各组中的任一者重叠的方式配置。
1组位线BLa及BLb的对向的端部分别以从Z方向观察时与设置部件SLT的位置重叠的方式配置。图9的例子中，示出了如下情况：沿着X方向的第1列及第9列的组各自的位线BLa及BLb的对向的端部分别从Z方向观察时与位于区块BLKx及BLK(x+1)的边界的部件SLT重叠。这种情况下，在沿着X方向的第1列及第9列中，区块BLKx的存储器柱MP与位线BLa连接，区块BLK(x+1)的存储器柱MP与位线BLb连接。
此外，如图7中所说明，沿着X方向以相当于8条位线BL的间隔排列的多组位线BLa及BLb(例如，位线BLa＜0＞及BLb＜0＞、BLa＜8＞及BLb＜8＞、…)在Y方向上的相同位置处具有端部。因此，在沿着Z方向观察时与同一个部件SLT重叠的位置处具有对向的端部的位线BLa及BLb的组沿着X方向每隔8条位线BL出现一次。
图10是表示第1实施方式的存储器件的感测放大器组件、区块、及位线的连接关系的一例的图。图10中，根据区块BLK与阶层T的位置关系，示出了连接于该区块BLK的位线BL的图案。
如图10所示，从Z方向观察时位于比阶层T＜0＞更靠+Y方向侧的区块BLK、及位于与阶层T＜0＞重叠的位置的区块BLK经由位线BLa与所有阶层T＜0＞～T＜7＞中包含的感测放大器组件SAU连接。
从Z方向观察时位于与阶层T＜1＞重叠的位置的区块BLK经由位线BLb与阶层T＜0＞中包含的感测放大器组件SAU连接。从Z方向观察时位于与阶层T＜1＞重叠的位置的区块BLK经由位线BLa与阶层T＜1＞～T＜7＞中包含的感测放大器组件SAU连接。
从Z方向观察时位于与阶层T＜2＞重叠的位置的区块BLK经由位线BLb与阶层T＜0＞及T＜1＞中包含的感测放大器组件SAU连接。从Z方向观察时位于与阶层T＜2＞重叠的位置的区块BLK经由位线BLa与阶层T＜2＞～T＜7＞中包含的感测放大器组件SAU连接。
从Z方向观察时位于与阶层T＜3＞重叠的位置的区块BLK经由位线BLb与阶层T＜0＞～T＜2＞中包含的感测放大器组件SAU连接。从Z方向观察时位于与阶层T＜3＞重叠的位置的区块BLK经由位线BLa与阶层T＜3＞～T＜7＞中包含的感测放大器组件SAU连接。
从Z方向观察时位于与阶层T＜4＞重叠的位置的区块BLK经由位线BLb与阶层T＜0＞～T＜3＞中包含的感测放大器组件SAU连接。从Z方向观察时位于与阶层T＜4＞重叠的位置的区块BLK经由位线BLa与阶层T＜4＞～T＜7＞中包含的感测放大器组件SAU连接。
从Z方向观察时位于与阶层T＜5＞重叠的位置的区块BLK经由位线BLb与阶层T＜0＞～T＜4＞中包含的感测放大器组件SAU连接。从Z方向观察时位于与阶层T＜5＞重叠的位置的区块BLK经由位线BLa与阶层T＜5＞～T＜7＞中包含的感测放大器组件SAU连接。
从Z方向观察时位于与阶层T＜6＞重叠的位置的区块BLK经由位线BLb与阶层T＜0＞～T＜5＞中包含的感测放大器组件SAU连接。从Z方向观察时位于与阶层T＜6＞重叠的位置的区块BLK经由位线BLa与阶层T＜6＞及T＜7＞中包含的感测放大器组件SAU连接。
从Z方向观察时位于与阶层T＜7＞重叠的位置的区块BLK经由位线BLb与阶层T＜0＞～T＜6＞中包含的感测放大器组件SAU连接。从Z方向观察时位于与阶层T＜7＞重叠的位置的区块BLK经由位线BLa与阶层T＜7＞中包含的感测放大器组件SAU连接。
从Z方向观察时位于比阶层T＜7＞更靠-Y方向侧的区块BLK经由位线BLb与所有阶层T＜0＞～T＜7＞中包含的感测放大器组件SAU连接。
1.1.4.4存储器件的截面构造
图11是表示第1实施方式的存储器件的截面构造的一例的、沿着图9的XI-XI线的剖视图。图11中，示出了存储器芯片MC与CMOS芯片CC贴合而成的构成。又，图11中，除了示出了与图9所示的存储器区域MR对应的截面构造以外，还示出了与感测放大器区域SR对应的截面构造。
首先，对存储器芯片MC侧的构成进行说明。为方便说明，存储器芯片MC侧的构成是从上方的构成朝向下方的构成进行说明。
在绝缘体层20的下方设置导电体层30。导电体层30例如形成为沿着XY平面扩展的板状。导电体层30被用作源极线SL。导电体层30例如包含多晶硅。绝缘体层20例如包含氧化硅等绝缘体。
在导电体层30的下方，隔着绝缘体层21而设置导电体层31。导电体层31例如形成为沿着XY平面扩展的板状。导电体层31被用作选择栅极线SGS。导电体层31例如包含钨。绝缘体层21例如包含氧化硅等绝缘体。
在导电体层31的下方，绝缘体层22及导电体层32朝向下方依次交替积层。导电体层32例如形成为沿着XY平面扩展的板状。多个导电体层32从绝缘体层20侧起依次分别被用作字线WL0～WL7。导电体层32例如包含钨。绝缘体层22例如包含氧化硅等绝缘体。
在最下层的导电体层32的下方，隔着绝缘体层23而设置导电体层33。导电体层33例如形成为沿着XY平面扩展的板状。导电体层33被用作选择栅极线SGD。导电体层33例如包含钨。绝缘体层23例如包含氧化硅等绝缘体。
在导电体层33的下方，隔着绝缘体层24而设置导电体层34。绝缘体层24进而覆盖导电体层34的下方。导电体层34例如形成为在Y方向上延伸的线状，被用作位线BLa及BLb。也就是说，在未图示的区域，多个导电体层34沿着X方向排列。导电体层34例如包含铜。绝缘体层24例如包含氧化硅等绝缘体。
绝缘体层21～23、及导电体层31～33对应于图8中的积层配线构造LS。部件SLT例如具有沿着XZ平面设置的部分，将积层配线构造LS、即绝缘体层21～23、导电体层31～33分断。
存储器柱MP以贯通导电体层31～33的方式在Z方向上延伸。存储器柱MP的上端与导电体层30相接。存储器柱MP的下端位于导电体层33与导电体层34之间。
存储器柱MP与导电体层31交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与1个导电体层32交叉的部分作为1个存储单元晶体管MT发挥功能。存储器柱MP与导电体层33交叉的部分作为选择晶体管ST1发挥功能。
又，存储器柱MP包含核心膜40、半导体膜41、隧道绝缘膜42、电荷储存膜43、及阻挡绝缘膜44。核心膜40沿着Z方向延伸。例如，核心膜40的上端包含在比导电体层31更靠上方的层中，核心膜40的下端位于导电体层33与导电体层34之间。半导体膜41覆盖核心膜40的周围。在存储器柱MP的上部，半导体膜41的一部分与导电体层30相接。隧道绝缘膜42、电荷储存膜43、及阻挡绝缘膜44形成积层膜。积层膜覆盖半导体膜41的侧面及底面，除半导体膜41与导电体层30接触的部分以外。核心膜40例如包含氧化硅等绝缘体。半导体膜41例如包含硅。
图12是表示第1实施方式的存储器件的存储单元晶体管的截面构造的一例的、沿着图11的XII-XII线的剖视图。更具体来说，图12表示包含导电体层32的层中的存储器柱MP的截面构造。
在包含导电体层32的截面中，核心膜40例如设置在存储器柱MP的中央部。半导体膜41包围核心膜40的侧面。隧道绝缘膜42包围半导体膜41的侧面。电荷储存膜43包围隧道绝缘膜42的侧面。阻挡绝缘膜44包围电荷储存膜43的侧面。导电体层32包围阻挡绝缘膜44的侧面。
再次参照图11，对存储器芯片MC侧的构成进行说明。
在存储器柱MP内的半导体膜41的下表面设置柱状的接点CV。在图示区域中，在被部件SLT隔开的各截面区域，显示出分别与1个存储器柱MP对应的1个接点CV。图示的存储器柱MP中的未连接接点CV的存储器柱MP，在未图示的区域连接对应的接点CV。
1个导电体层34、即1条位线BL与接点CV的下表面相接。图11的例子中，在比部件SLT更靠+Y方向侧的接点CV连接位线BLa。又，在比部件SLT更靠-Y方向侧的接点CV连接位线BLb。位线BLa及BLb的对向的端部分别位于部件SLT的下方。
在导电体层34的下表面设置柱状的接点V1。导电体层35与接点V1的下表面相接。在导电体层35的下表面设置柱状的接点V2。接点V1及V2是图7所示的接点V的一部分。导电体层36与接点V2的下表面相接。导电体层36被用作存储器芯片MC侧的贴合垫BP。导电体层36的下表面例如与绝缘体层24的下表面对齐。
接着，对CMOS芯片CC侧的构成进行说明。CMOS芯片CC侧的构成是从下方的构成朝向上方的构成进行说明。
CMOS芯片CC例如包含半导体衬底50、绝缘体层51、导电体层52、接点V3、以及包含晶体管T20及T22在内的各种元件。
半导体衬底50例如是包含P型杂质的多晶硅。在半导体衬底50的上表面设置绝缘体层51。半导体衬底50包含省略图示的多个阱区域。多个阱区域中，形成例如包含晶体管T20及T22的感测放大器模块16内的各种元件。并且，多个阱区域之间例如被STI(ShallowTrench Isolation)分离。
在晶体管T20的第2端的上表面及晶体管T22的第2端的上表面分别设置柱状的接点V3。接点V3是图7所示的接点V的一部分。导电体层52与各接点V3的上表面相接。导电体层52被用作CMOS芯片CC侧的贴合垫BP。导电体层52的上表面例如与绝缘体层51的上表面对齐。又，导电体层52的上表面与对应的导电体层36的下表面相接。
根据如上构成，存储器芯片MC内的位线BLa及BLb分别经由在Z方向上延伸的接点V3，与CMOS芯片CC内的对应的感测放大器组件SAU中的晶体管T20及T22电连接。
1.2动作
接下来，对第1实施方式的存储器件的动作进行说明。
如图10中所说明，当选择了某个区块BLK时，根据该区块BLK对应于哪个阶层T，来决定哪个NAND串NS经由位线BLa及BLb的任一个连接于感测放大器组件SAU。以下，针对读出动作及写入动作的情况、以及抹除动作的情况，分别示出NAND串NS与感测放大器组件SAU经由位线BLa连接的情况、及经由位线BLb连接的情况这两种情况下的位线连接部BLHU的控制动作。
1.2.1读出动作及写入动作
首先，对读出动作及写入动作中的位线连接部BLHU的控制动作进行说明。
1.2.1.1使用位线BLa的情况
图13是表示第1实施方式的存储器件的使用位线BLa时的读出动作及写入动作的时序图。
如图13所示，当NAND串NS与感测放大器组件SAU经由位线BLa连接时，在时刻t1到时刻t2的期间内，对位线连接部BLHU的晶体管T20的栅极供给“H”电平的信号BLSa。对晶体管T21的栅极供给“L”电平的信号BIASa。由此，晶体管T20及T21分别成为接通状态及断开状态。因此，位线BLa经由晶体管T20与感测放大器部SA电连接。
另一方面，对晶体管T22的栅极供给“L”电平的信号BLSb。对晶体管T23的栅极供给“L”电平的信号BIASb。由此，晶体管T22及T23均成为断开状态。因此，位线BLb成为浮动状态。
通过按以上方式动作，位线连接部BLHU在时刻t1到时刻t2的期间内，可经由位线BLa将NAND串NS与感测放大器部SA电连接。
1.2.1.2使用位线BLb的情况
图14是表示第1实施方式的存储器件的使用位线BLb时的读出动作及写入动作的时序图。此外，图13所示的使用位线BLa的情况、与图14所示的使用位线BLb的情况，在共通的读出动作及写入动作中可同时产生。
如图14所示，当NAND串NS与感测放大器组件SAU经由位线BLb连接时，在时刻t1到时刻t2的期间内，对位线连接部BLHU的晶体管T20的栅极供给“L”电平的信号BLSa。对晶体管T21的栅极供给“L”电平的信号BIASa。由此，晶体管T20及T21均成为断开状态。因此，位线BLa成为浮动状态。
另一方面，对晶体管T22的栅极供给“H”电平的信号BLSb。对晶体管T23的栅极供给“L”电平的信号BIASb。由此，晶体管T22及T23分别成为接通状态及断开状态。因此，位线BLb经由晶体管T22与感测放大器部SA电连接。
通过按以上方式动作，位线连接部BLHU在时刻t1到时刻t2的期间内，可经由位线BLb将NAND串NS与感测放大器部SA电连接。
1.2.2抹除动作
接下来，对抹除动作中的位线连接部BLHU的控制动作进行说明。
1.2.2.1使用位线BLa的情况
图15是表示第1实施方式的存储器件的使用位线BLa时的抹除动作的时序图。
如图15所示，当NAND串NS与感测放大器组件SAU经由位线BLa连接时，在时刻t3到时刻t4的期间内，对位线连接部BLHU的晶体管T20的栅极供给“L”电平的信号BLSa。对晶体管T21的栅极供给“H”电平的信号BIASa。由此，晶体管T20及T21分别成为断开状态及接通状态。又，对节点BLBIAS供给电压VERA。电压VERA是用来从存储单元晶体管MT的电荷储存膜43中抽出电荷的高电压。因此，位线BLa经由晶体管T21被充电至电压VERA。
另一方面，对晶体管T22的栅极供给“L”电平的信号BLSb。对晶体管T23的栅极供给“L”电平的信号BIASb。由此，晶体管T22及T23均成为断开状态。因此，位线BLb成为浮动状态。
通过按以上方式动作，位线连接部BLHU在时刻t3到时刻t4的期间内，可经由位线BLa将NAND串NS的通道充电至电压VERA。
1.2.2.2使用位线BLb的情况
图16是表示第1实施方式的存储器件的使用位线BLb时的抹除动作的时序图。此外，图15所示的使用位线BLa的情况、与图16所示的使用位线BLb的情况，在共通的抹除动作中可同时产生。
如图16所示，当NAND串NS与感测放大器组件SAU经由位线BLb连接时，在时刻t3到时刻t4的期间内，对位线连接部BLHU的晶体管T20的栅极供给“L”电平的信号BLSa。对晶体管T21的栅极供给“L”电平的信号BIASa。由此，晶体管T20及T21均成为断开状态。因此，位线BLa成为浮动状态。
另一方面，对晶体管T22的栅极供给“L”电平的信号BLSb。对晶体管T23的栅极供给“H”电平的信号BIASb。由此，晶体管T22及T23分别成为断开状态及接通状态。因此，位线BLb经由晶体管T23被充电至电压VERA。
通过按以上方式动作，位线连接部BLHU在时刻t3到时刻t4的期间内，可经由位线BLb将NAND串NS的通道充电至电压VERA。
1.3第1实施方式的效果
根据第1实施方式，位线BLa＜0＞将区块BLKx中包含的存储单元晶体管MT与感测放大器组件SAU＜0＞之间连接。位线BLb＜0＞将区块BLK(x+1)中包含的存储单元晶体管MT与感测放大器组件SAU＜0＞之间连接。位线BLa＜0＞及BLb＜0＞与同一个列地址CAd建立对应。由此，当选择区块BLKx时，位线BLa＜0＞被充电，位线BLb＜0＞成为浮动状态。当选择区块BLK(x+1)时，位线BLb＜0＞被充电，位线BLa＜0＞成为浮动状态。因此，相比区块BLKx及BLK(x+1)均由同一个位线BL选择的情况来说，能够缩短要被充电的位线BL的长度。因此，能够抑制位线BL中产生的寄生电容的增加，能够抑制消耗电流的增加。
又，位线BLa及BLb的组并联连接于1个感测放大器组件SAU。由此，相比位线BLa及BLb的组连接于互不相同的感测放大器组件SAU的情况来说，能够减小感测放大器组件SAU所占的区域。
又，位线BLa及BLb的在Y方向上相互对向的端部的组以从Z方向观察时与部件SLT重叠的方式配置。由此，能够减小将位线BLa及BLb分断的处理对存储单元阵列10的其它构造造成的影响。因此，能够抑制存储单元阵列10的制造负载的增加。
又，位线BLa及BLb的在Y方向上相互对向的端部的组以从Z方向观察时与对应的感测放大器组件SAU重叠的方式配置。由此，可通过在Z方向上延伸的接点V将位线BLa及BLb各自与对应的感测放大器组件SAU连接。因此，能够抑制位线BLa及BLb各自与对应的感测放大器组件SAU之间的配线的设计负载的增加。
2.第2实施方式
接下来，对第2实施方式进行说明。
第2实施方式中，取决于区块BLK与阶层T的位置关系的连接于区块BLK的位线BL的图案与第1实施方式不同。以下，主要对与第1实施方式不同的构成及动作进行说明。适当地省略与第1实施方式相同的构成及动作的说明。
2.1感测放大器组件及位线的平面布局
图17是表示第2实施方式的存储器件的感测放大器模块的感测放大器组件及位线的平面布局的一例的俯视图。图17对应于第1实施方式中的图7。
如图17所示，阶层T＜0＞、T＜2＞、T＜4＞及T＜6＞中包含的感测放大器组件SAU各自的位线连接部BLHU、感测放大器部SA、及多个锁存电路DL依次排列在+Y方向上。阶层T＜1＞、T＜3＞、T＜5＞及T＜7＞中包含的感测放大器组件SAU各自的位线连接部BLHU、感测放大器部SA、及多个锁存电路DL依次排列在-Y方向上。并且，在阶层T＜0＞及T＜1＞的边界区域，阶层T＜0＞及T＜1＞各自的位线连接部BLHU的配置区域被共有。同样，在阶层T＜2＞及T＜3＞的边界区域，阶层T＜2＞及T＜3＞各自的位线连接部BLHU的配置区域被共有。在阶层T＜4＞及T＜5＞的边界区域，阶层T＜4＞及T＜5＞各自的位线连接部BLHU的配置区域被共有。在阶层T＜6＞及T＜7＞的边界区域，阶层T＜6＞及T＜7＞各自的位线连接部BLHU的配置区域被共有。
位线BLa＜0＞及BLb＜0＞、以及位线BLa＜1＞及BLb＜1＞各自在Y方向上相邻的端部分别设置在从Z方向观察时与阶层T＜0＞及T＜1＞的边界区域重叠的位置。位线BLa＜0＞与BLb＜0＞之间的空间、以及位线BLa＜1＞与BLb＜1＞之间的空间在阶层T＜0＞及T＜1＞的边界区域排列在X方向上。位线BLa＜0＞及BLb＜0＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜0＞的位线连接部BLHU连接。位线BLa＜1＞及BLb＜1＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜1＞的位线连接部BLHU连接。
位线BLa＜2＞及BLb＜2＞、以及位线BLa＜3＞及BLb＜3＞各自在Y方向上相邻的端部分别设置在从Z方向观察时与阶层T＜2＞及T＜3＞的边界区域重叠的位置。位线BLa＜2＞与BLb＜2＞之间的空间、以及位线BLa＜3＞与BLb＜3＞之间的空间在阶层T＜2＞及T＜3＞的边界区域排列在X方向上。位线BLa＜2＞及BLb＜2＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜2＞的位线连接部BLHU连接。位线BLa＜3＞及BLb＜3＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜3＞的位线连接部BLHU连接。
位线BLa＜4＞及BLb＜4＞、以及位线BLa＜5＞及BLb＜5＞各自在Y方向上相邻的端部分别设置在从Z方向观察时与阶层T＜4＞及T＜5＞的边界区域重叠的位置。位线BLa＜4＞与BLb＜4＞之间的空间、以及位线BLa＜5＞与BLb＜5＞之间的空间在阶层T＜4＞及T＜5＞的边界区域排列在X方向上。位线BLa＜4＞及BLb＜4＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜4＞的位线连接部BLHU连接。位线BLa＜5＞及BLb＜5＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜5＞的位线连接部BLHU连接。
位线BLa＜6＞及BLb＜6＞、以及位线BLa＜7＞及BLb＜7＞各自在Y方向上相邻的端部分别设置在从Z方向观察时与阶层T＜6＞及T＜7＞的边界区域重叠的位置。位线BLa＜6＞与BLb＜6＞之间的空间、以及位线BLa＜7＞与BLb＜7＞之间的空间在阶层T＜6＞及T＜7＞的边界区域排列在X方向上。位线BLa＜6＞及BLb＜6＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜6＞的位线连接部BLHU连接。位线BLa＜7＞及BLb＜7＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜7＞的位线连接部BLHU连接。
如上所述的8组位线BLa及BLb与感测放大器群组SAG之间的位置关系在整个感测放大器区域SR，在X方向上反复。
2.2感测放大器组件、区块、及位线的连接关系
图18是表示第2实施方式的存储器件的感测放大器组件、区块、及位线的连接关系的一例的图。图18对应于第1实施方式中的图10。
如图18所示，从Z方向观察时位于比阶层T＜0＞更靠+Y方向侧的区块BLK、及位于与阶层T＜0＞重叠的位置的区块BLK经由位线BLa与所有阶层T＜0＞～T＜7＞中包含的感测放大器组件SAU连接。
从Z方向观察时位于与阶层T＜1＞及T＜2＞重叠的位置的区块BLK经由位线BLb与阶层T＜0＞及T＜1＞中包含的感测放大器组件SAU连接。从Z方向观察时位于与阶层T＜1＞及T＜2＞重叠的位置的区块BLK经由位线BLa与阶层T＜2＞～T＜7＞中包含的感测放大器组件SAU连接。
从Z方向观察时位于与阶层T＜3＞及T＜4＞重叠的位置的区块BLK经由位线BLb与阶层T＜0＞～T＜3＞中包含的感测放大器组件SAU连接。从Z方向观察时位于与阶层T＜3＞及T＜4＞重叠的位置的区块BLK经由位线BLa与阶层T＜4＞～T＜7＞中包含的感测放大器组件SAU连接。
从Z方向观察时位于与阶层T＜5＞及T＜6＞重叠的位置的区块BLK经由位线BLb与阶层T＜0＞～T＜5＞中包含的感测放大器组件SAU连接。从Z方向观察时位于与阶层T＜5＞及T＜6＞重叠的位置的区块BLK经由位线BLa与阶层T＜6＞及T＜7＞中包含的感测放大器组件SAU连接。
从Z方向观察时位于与阶层T＜7＞重叠的位置的区块BLK、及位于比阶层T＜7＞更靠-Y方向侧的区块BLK经由位线BLb与所有阶层T＜0＞～T＜7＞中包含的感测放大器组件SAU连接。
2.3第2实施方式的效果
根据第2实施方式，通过将在X方向上相邻的2条配线一起分断的处理，而同时形成位线BLa＜0＞、BLb＜0＞、BLa＜1＞、及BLb＜1＞。由此，位线BLa＜0＞及BLb＜0＞的相互对向的端部的组、与位线BLa＜1＞及BLb＜1＞的相互对向的端部的组以从Z方向观察时与同一个部件BLT重叠的方式配置。因此，能够将分断配线时要求的精度降低至相当于2条配线的程度。因此，能够抑制位线BLa及BLb的制造负载的增加。
又，位线BLa＜0＞及BLb＜0＞的相互对向的端部的组、与位线BLa＜1＞及BLb＜1＞的相互对向的端部的组以从Z方向观察时与感测放大器组件SAU＜0＞及SAU＜1＞的边界区域重叠的方式配置。由此，能够利用接点V将位线BLa＜0＞及BLb＜0＞各自连接于感测放大器组件SAU＜0＞，并且利用接点V将位线BLa＜1＞及BLb＜1＞各自连接于感测放大器组件SAU＜1＞。
3.第3实施方式
接下来，对第3实施方式进行说明。
第3实施方式中，取决于区块BLK与阶层T的位置关系的连接于区块BLK的位线BL的图案与第1实施方式及第2实施方式不同。以下，主要对与第1实施方式及第2实施方式不同的构成及动作进行说明。适当地省略与第1实施方式及第2实施方式相同的构成及动作的说明。
3.1感测放大器组件及位线的平面布局
图19是表示第3实施方式的存储器件的感测放大器模块的感测放大器组件及位线的平面布局的一例的俯视图。图19对应于第1实施方式中的图7。
如图19所示，阶层T＜0＞、T＜1＞、T＜4＞、及T＜5＞中包含的感测放大器组件SAU各自的位线连接部BLHU、感测放大器部SA、及多个锁存电路DL依次排列在+Y方向上。阶层T＜2＞、T＜3＞、T＜6＞、及T＜7＞中包含的感测放大器组件SAU各自的位线连接部BLHU、感测放大器部SA、及多个锁存电路DL依次排列在-Y方向上。并且，在阶层T＜1＞及T＜2＞的边界区域，阶层T＜0＞～T＜3＞各自的位线连接部BLHU的配置区域被共有。同样，在阶层T＜5＞及T＜6＞的边界区域，阶层T＜4＞～T＜7＞各自的位线连接部BLHU的配置区域被共有。
位线BLa＜0＞及BLb＜0＞、位线BLa＜1＞及BLb＜1＞、位线BLa＜2＞及BLb＜2＞、以及位线BLa＜3＞及BLb＜3＞各自在Y方向上相邻的端部分别设置在从Z方向观察时与阶层T＜1＞及T＜2＞的边界区域重叠的位置。位线BLa＜0＞与BLb＜0＞之间的空间、位线BLa＜1＞与BLb＜1＞之间的空间、位线BLa＜2＞与BLb＜2＞之间的空间、以及位线BLa＜3＞与BLb＜3＞之间的空间在阶层T＜1＞及T＜2＞的边界区域排列在X方向上。
位线BLa＜0＞及BLb＜0＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜0＞的位线连接部BLHU连接。位线BLa＜1＞及BLb＜1＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜1＞的位线连接部BLHU连接。位线BLa＜2＞及BLb＜2＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜2＞的位线连接部BLHU连接。位线BLa＜3＞及BLb＜3＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜3＞的位线连接部BLHU连接。
位线BLa＜4＞及BLb＜4＞、位线BLa＜5＞及BLb＜5＞、位线BLa＜6＞及BLb＜6＞、以及位线BLa＜7＞及BLb＜7＞各自在Y方向上相邻的端部分别设置在从Z方向上观察时与阶层T＜5＞及T＜6＞的边界区域重叠的位置。位线BLa＜4＞与BLb＜4＞之间的空间、位线BLa＜5＞与BLb＜5＞之间的空间、位线BLa＜6＞与BLb＜6＞之间的空间、以及位线BLa＜7＞与BLb＜7＞之间的空间在阶层T＜5＞及T＜6＞的边界区域排列在X方向上。
位线BLa＜4＞及BLb＜4＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜4＞的位线连接部BLHU连接。位线BLa＜5＞及BLb＜5＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜5＞的位线连接部BLHU连接。位线BLa＜6＞及BLb＜6＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜6＞的位线连接部BLHU连接。位线BLa＜7＞及BLb＜7＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜7＞的位线连接部BLHU连接。
如上所述的8组位线BLa及BLb与感测放大器群组SAG之间的位置关系在整个感测放大器区域SR，在X方向上反复。
3.2感测放大器组件、区块、及位线的连接关系
图20是表示第3实施方式的存储器件的感测放大器组件、区块、及位线的连接关系的一例的图。图20对应于第1实施方式中的图10。
如图20所示，从Z方向观察时位于比阶层T＜0＞更靠+Y方向侧的区块BLK、以及位于与阶层T＜0＞及T＜1＞重叠的位置的区块BLK经由位线BLa与所有阶层T＜0＞～T＜7＞中包含的感测放大器组件SAU连接。
从Z方向观察时位于与阶层T＜2＞～T＜5＞重叠的位置的区块BLK经由位线BLb与阶层T＜0＞～T＜3＞中包含的感测放大器组件SAU连接。从Z方向观察时位于与阶层T＜2＞～T＜5＞重叠的位置的区块BLK经由位线BLa与阶层T＜4＞～T＜7＞中包含的感测放大器组件SAU连接。
从Z方向观察时位于与阶层T＜6＞及T＜7＞重叠的位置的区块BLK、以及位于比阶层T＜7＞更靠-Y方向侧的区块BLK经由位线BLb与所有阶层T＜0＞～T＜7＞中包含的感测放大器组件SAU连接。
3.3第3实施方式的效果
根据第3实施方式，通过将在X方向上相邻的4条配线一起分断的处理，而同时形成位线BLa＜0＞～BLa＜3＞、及BLb＜0＞～BLb＜3＞。由此，位线BLa＜0＞及BLb＜0＞的相互对向的端部的组、位线BLa＜1＞及BLb＜1＞的相互对向的端部的组、位线BLa＜2＞及BLb＜2＞的相互对向的端部的组、以及位线BLa＜3＞及BLb＜3＞的相互对向的端部的组以从Z方向观察时与同一个部件BLT重叠的方式配置。因此，能够将分断配线时所要求的精度降低至相当于4条配线的程度。因此，能够抑制位线BLa及BLb的制造负载的增加。
又，位线BLa＜0＞及BLb＜0＞的相互对向的端部的组、位线BLa＜1＞及BLb＜1＞的相互对向的端部的组、位线BLa＜2＞及BLb＜2＞的相互对向的端部的组、位线BLa＜3＞及BLb＜3＞的相互对向的端部的组以从Z方向观察时与感测放大器组件SAU＜1＞及SAU＜2＞的边界区域重叠的方式配置。由此，可利用接点V将位线BLa＜1＞及BLb＜1＞各自连接于感测放大器组件SAU＜1＞，并且利用接点V将位线BLa＜2＞及BLb＜2＞各自连接于感测放大器组件SAU＜2＞。
又，在感测放大器组件SAU＜1＞及SAU＜2＞的边界区域，形成感测放大器组件SAU＜0＞的位线连接部BLHU、及感测放大器组件SAU＜3＞的位线连接部BLHU。由此，可利用接点V将位线BLa＜0＞及BLb＜0＞各自进而连接于感测放大器组件SAU＜0＞，并且利用接点V将位线BLa＜3＞及BLb＜3＞各自进而连接于感测放大器组件SAU＜3＞。
4.第4实施方式
接下来，对第4实施方式进行说明。
第4实施方式中，感测放大器模块16的平面布局、及感测放大器模块16与位线BLa及BLb的连接关系与第1实施方式相同。但是，第4实施方式中，位线BL的切断图案与第1实施方式不同。以下，主要对与第1实施方式不同的构成及动作进行说明。适当地省略与第1实施方式相同的构成及动作的说明。
4.1感测放大器组件及位线的平面布局
图21是表示第4实施方式的存储器件的感测放大器模块的感测放大器组件及位线的平面布局的一例的俯视图。图21对应于第1实施方式中的图7。
图21的例子中，感测放大器模块16的平面布局、及感测放大器模块16与位线BLa及BLb的连接关系与图7的情况相同。
但是，图21的例子中，位线BLa＜1＞～BLa＜3＞各自在阶层T＜0＞中，在与位线BLa＜0＞及BLb＜0＞被分断的位置相同的位置处被沿着Y方向分断。在阶层T＜0＞中分别被分断成2条的位线BLa＜1＞～BLa＜3＞分别由互不相同的连接配线J电连接。
位线BLa＜2＞～BLa＜4＞各自在阶层T＜1＞中，在与位线BLa＜1＞及BLb＜1＞被分断的位置相同的位置处被沿着Y方向分断。阶层T＜1＞中分别被分断成2条的位线BLa＜2＞～BLa＜4＞分别由互不相同的连接配线J电连接。
位线BLa＜3＞～BLa＜5＞各自在阶层T＜2＞中，在与位线BLa＜2＞及BLb＜2＞被分断的位置相同的位置处被沿着Y方向分断。阶层T＜2＞中分别被分断成2条的位线BLa＜3＞～BLa＜5＞分别由互不相同的连接配线J电连接。
位线BLa＜4＞～BLa＜6＞各自在阶层T＜3＞中，在与位线BLa＜3＞及BLb＜3＞被分断的位置相同的位置处被沿着Y方向分断。阶层T＜3＞中分别被分断成2条的位线BLa＜4＞～BLa＜6＞分别由互不相同的连接配线J电连接。
位线BLa＜5＞～BLa＜7＞各自在阶层T＜4＞中，在与位线BLa＜4＞及BLb＜4＞被分断的位置相同的位置处被沿着Y方向分断。阶层T＜4＞中分别被分断成2条的位线BLa＜5＞～BLa＜7＞分别由互不相同的连接配线J电连接。
位线BLa＜6＞、BLa＜7＞及BLb＜8＞各自在阶层T＜5＞中，在与位线BLa＜5＞及BLb＜5＞被分断的位置相同的位置处被沿着Y方向分断。阶层T＜5＞中分别被分断成2条的位线BLa＜6＞、BLa＜7＞及BLb＜8＞分别由互不相同的连接配线J电连接。
位线BLa＜7＞、BLb＜8＞及BLb＜9＞各自在阶层T＜6＞中，在与位线BLa＜6＞及BLb＜6＞被分断的位置相同的位置处被沿着Y方向分断。阶层T＜6＞中分别被分断成2条的位线BLa＜7＞、BLb＜8＞及BLb＜9＞分别由互不相同的连接配线J电连接。
位线BLb＜8＞～BLb＜10＞各自在阶层T＜7＞中，在与位线BLa＜7＞及BLb＜7＞被分断的位置相同的位置处被沿着Y方向分断。阶层T＜7＞中分别被分断成2条的位线BLb＜8＞～BLb＜10＞分别由互不相同的连接配线J电连接。
如上所述的8组位线BLa及BLb与感测放大器群组SAG之间的位置关系在整个感测放大器区域SR，在X方向上反复。
4.2第4实施方式的效果
根据第4实施方式，通过将在X方向上相邻的4条配线一起分断的处理，而形成位线BLa＜0＞及BLb＜0＞，同时BLa＜1＞～BLa＜3＞分别被分断成2条。由此，位线BLa＜0＞及BLb＜0＞的相互对向的端部的组、与分别被分断成2条的位线BLa＜1＞～BLa＜3＞的相互对向的3组端部以从Z方向观察时与同一个部件BLT重叠的方式配置。因此，可将分断配线时要求的精度降低至相当于4条配线的程度。因此，与第3实施方式同样，能够抑制位线BLa及BLb的制造负载的增加。
又，分别被分断成2条的位线BLa＜1＞～BLa＜3＞分别由互不相同的连接配线J电连接。由此，被分断成2条的位线BLa＜1＞、被分断成2条的位线BLa＜2＞、及被分断成2条的位线BLa＜2＞可分别作为1条位线BLa＜1＞、1条位线BLa＜2＞、及1条位线BLa＜2＞发挥功能。因此，所有位线BLa及BLb可具有与第1实施方式中的位线BLa及BLb实质上相同的功能。
5.第5实施方式
接下来，对第5实施方式进行说明。
第5实施方式中，感测放大器模块16的平面布局与第1实施方式相同。但是，第5实施方式中，感测放大器模块16与位线BLa及BLb的连接关系、以及位线BL的切断图案与第5实施方式相同。以下，主要对与第1实施方式不同的构成及动作进行说明。适当地省略与第1实施方式相同的构成及动作的说明。
5.1感测放大器组件及位线的平面布局
图22是表示第5实施方式的存储器件的感测放大器模块的感测放大器组件及位线的平面布局的一例的俯视图。图22对应于第1实施方式中的图7。
图22的例子中，感测放大器模块16的平面布局与图7的情况相同。
但是，位线BLa＜0＞及BLb＜0＞的在Y方向上相邻的端部分别设置在从Z方向观察时与感测放大器组件SAU＜3＞的位线连接部BLHU重叠的位置。位线BLa＜0＞及BLb＜0＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜3＞的位线连接部BLHU连接。
位线BLa＜1＞及BLb＜1＞的在Y方向上相邻的端部分别设置在从Z方向观察时与感测放大器组件SAU＜6＞的位线连接部BLHU重叠的位置。位线BLa＜1＞及BLb＜1＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜6＞的位线连接部BLHU连接。
位线BLa＜2＞及BLb＜2＞的在Y方上相邻的端部分别设置在从Z方向观察时与感测放大器组件SAU＜2＞的位线连接部BLHU重叠的位置。位线BLa＜2＞及BLb＜2＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜2＞的位线连接部BLHU连接。
位线BLa＜3＞及BLb＜3＞的在Y方向上相邻的端部分别设置在从Z方向观察时与感测放大器组件SAU＜5＞的位线连接部BLHU重叠的位置。位线BLa＜3＞及BLb＜3＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜5＞的位线连接部BLHU连接。
位线BLa＜4＞及BLb＜4＞的在Y方向上相邻的端部分别设置在从Z方向观察时与感测放大器组件SAU＜1＞的位线连接部BLHU重叠的位置。位线BLa＜4＞及BLb＜4＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜1＞的位线连接部BLHU连接。
位线BLa＜5＞及BLb＜5＞的在Y方向上相邻的端部分别设置在从Z方向观察时与感测放大器组件SAU＜4＞的位线连接部BLHU重叠的位置。位线BLa＜5＞及BLb＜5＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜4＞的位线连接部BLHU连接。
位线BLa＜6＞及BLb＜6＞的在Y方向上相邻的端部分别设置在从Z方向观察时与感测放大器组件SAU＜0＞的位线连接部BLHU重叠的位置。位线BLa＜6＞及BLb＜6＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜0＞的位线连接部BLHU连接。
位线BLa＜7＞及BLb＜7＞的在Y方向上相邻的端部分别设置在从Z方向观察时与感测放大器组件SAU＜7＞的位线连接部BLHU重叠的位置。位线BLa＜7＞及BLb＜7＞的在Y方向上相邻的端部分别经由接点V与感测放大器组件SAU＜7＞的位线连接部BLHU连接。
如上所述的8组位线BLa及BLb与感测放大器群组SAG之间的位置关系在整个感测放大器区域SR，在X方向上反复。
5.2第5实施方式的效果
根据第5实施方式，位线BLa＜1＞与位线BLa＜0＞及BLb＜0＞的任一者均相邻。又，位线BLa＜1＞与位线BLa＜2＞及BLb＜2＞的任一者均相邻。由此，当选择了某个区块BLK时，能够抑制相邻的位线BL彼此的耦合电容的增加。因此，能够抑制消耗电流的增加。
补充说明，某个位线BL与其它位线BL之间的耦合电容主要是在选择与该某个位线BL相邻的2条位线BL的时候发生。该耦合电容的大小随着该某个位线BL与相邻的2条位线BL分别并行延伸的部分的长度而变大。在写入动作、读出动作、及抹除动作等各种动作中，这种位线BL间的耦合电容越小越好。
在未将位线BL分断成位线BLa及BLb的情况下，如果忽略感测放大器区域SR之外的位线BL的影响，那么位线BL_wst的耦合电容的大小相当于从两边相邻的位线BL起各8阶层的量，也就是总计16阶层的量。又，即便在已将位线BL分断成位线BLa及BLb的情况下，如果其分断位置与两边相邻的位线BL的分断位置的任一者均较近，那么根据选择的区块BLK，位线BL_wst的耦合电容的大小也会接近相当于16阶层的大小。
对此，根据第5实施方式，设计为，某个位线BLa及BLb中的一个具有与两边相邻的位线BLa及BLb的任一者均相邻的部分。由此，第5实施方式中，位线BL的分断位置设计为与两边相邻的位线BL的分断位置的任一者均相隔至少相当于3阶层的量左右。因此，无论选择的区块BLK如何，均能够使位线BL_wst的耦合电容明显小于相当于16阶层的大小。
以下，示出第5实施方式中的位线BL_wst的耦合电容的具体例。
图23係表示第5实施方式的存储器件的各种动作中所选择的区块与位线间的耦合电容的关系的第1例的图。第1例对应于在各种动作中选择与阶层T＜0＞对应的区块BLK的情况。
如图23所示，当选择与阶层T＜0＞对应的区块BLK时，该被选择的区块BLK的NAND串NS均连接于位线BLa。并且，任一个位线BLb均成为浮动状态。这种情况下，耦合电容最大的位线BL_wst中的一个成为位线BLa＜8＞。位线BLa＜8＞的耦合电容的大小成为由位线BLa＜7＞产生的4阶层量、及由位线BLa＜9＞产生的4阶层量的总计8阶层量。这样一来，根据第5实施方式，当选择与感测放大器区域SR的端部的阶层对应的区块BLK时，能够使位线BL_wst的耦合电容明显小于相当于16阶层的大小。
图24是表示第5实施方式的存储器件的各种动作中所选择的区块与位线间的耦合电容的关系的第2例的图。第2例对应于在各种动作中选择与阶层T＜4＞对应的区块BLK的情况。
如图24所示，当选择与阶层T＜4＞对应的区块BLK时，该被选择的区块BLK的NAND串NS沿着X方向交替连接于位线BLa及BLb。这种情况下，耦合电容最大的位线BL_wst中的一个成为位线BLb＜6＞。位线BLb＜6＞的耦合电容的大小相当于起因于位线BLa＜5＞的4阶层量、及起因于位线BLa＜7＞的7阶层量的总计11阶层。这样一来，根据第5实施方式，当选择与感测放大器区域SR的中央部的阶层对应的区块BLK时，能够使位线BL_wst的耦合电容明显小于相当于16阶层的大小。
6.第6实施方式
接下来，对第6实施方式进行说明。
第6实施方式中，感测放大器模块16与位线BLa及BLb的位置关系与第1实施方式不同。以下，主要对与第1实施方式不同的构成及动作进行说明。适当地省略与第1实施方式相同的构成及动作的说明。
6.1感测放大器组件及位线的平面布局
图25是表示第6实施方式的存储器件的存储单元阵列的区块及位线的平面布局的一例的俯视图。图25对应于第1实施方式中的图7。
如图25所示，8组位线BLa及BLb中的几个(图25的例子中，位线BLa＜7：0＞及BLb＜7：0＞的组、以及位线BLa＜15：8＞及BLb＜15：8＞的组)从Z方向观察时配置在感测放大器区域SR之外。并且，位线BLa＜0＞及BLb＜0＞的组～位线BLa＜7＞及BLb＜7＞的组分别经由包含沿X方向延伸的部分的引伸配线R与感测放大器组件SAU＜7：0＞的位线连接部BLHU连接。同样，位线BLa＜8＞及BLb＜8＞的组～位线BLa＜15＞及BLb＜15＞的组分别经由包含沿X方向延伸的部分的引伸配线R与感测放大器组件SAU＜15：8＞的位线连接部BLHU连接。
此外，图25中未图示，引伸配线R中沿X方向延伸的部分例如形成在存储器芯片MC侧。又，引伸配线R未必连接于位线BLa的端部及BLb的端部。
6.2第6实施方式的效果
根据第6实施方式，位线BLa及BLb经由包含沿X方向延伸的部分的引伸配线R连接于感测放大器组件SAU。由此，可在从Z方向观察时不与感测放大器组件SAU的位线连接部BLHU重叠的位置，配置位线BLa及BLb的在Y方向上相邻的端部。因此，即便位线BLa及BLb配置在从Z方向观察时为感测放大器区域SR之外的情况下，亦可将位线BLa及BLb与感测放大器组件SAU连接。因此，能够提高感测放大器区域SR及存储器区域MR的布局设计的自由度。
7.变化例等
此外，第1实施方式至第6实施方式并不限定于上述例子，可应用各种变化。
所述第1实施方式至第6实施方式中，对位线BLa及BLb设置在积层配线构造LS与感测放大器模块16之间的情况进行了说明，但并不限定于此。例如，积层配线构造LS也可以设置在位线BLa及BLb与感测放大器模块16之间。这种情况下，存储器件3可形成于1个芯片。
又，所述第6实施方式中，对位线BL的切断图案与第1实施方式相同的情况进行了说明，但并不限定于此。例如，第6实施方式中，也可以应用第2实施方式至第5实施方式中的位线BL的切断图案。
又，所述第6实施方式中，对将位线BL分断成位线BLa及BLb这两条位线的情况进行了说明，但并不限定于此。例如，位线BL也可以被分断成为3条以上。这种情况下，被分断成3条以上的位线BL并联连接于1个感测放大器组件SAU的节点ND3。
对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式加以实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书记载的发明及其均等的范围内。
[符号的说明]
1 存储器系统
2 存储器控制器
3 存储器件
10 存储单元阵列
11 指令寄存器
12 地址寄存器
13 定序器
14 驱动模块
15 行解码器模块
16 感测放大器模块
20,21,22,23,24,51 绝缘体层
30,31,32,33,34,35,36,52 导电体层
40 核心膜
41 半导体膜
42 隧道绝缘膜
43 电荷储存膜
44 阻挡绝缘膜
50 半导体衬底。

Claims (19)

1.一种存储器件，具备：
第1存储单元及第2存储单元，分别与第1列地址建立对应；
第1感测放大器组件；
第1位线，将所述第1存储单元与所述第1感测放大器组件之间连接；以及
第2位线，将所述第2存储单元与所述第1感测放大器组件之间连接。
2.根据权利要求1所述的存储器件，还具备：
第1字线，连接于所述第1存储单元；以及
第2字线，连接于所述第2存储单元；且
所述第1位线的第1端部及所述第2位线的第2端部从与所述第1字线及所述第2字线交叉的第1方向观察时，位于所述第1字线与所述第2字线之间。
3.根据权利要求2所述的存储器件，其中
所述第1端部及所述第2端部设置在从所述第1方向观察时与所述第1感测放大器组件重叠的位置。
4.根据权利要求1所述的存储器件，其中
所述第1位线及所述第2位线位于所述第1存储单元及所述第2存储单元与所述第1感测放大器组件之间。
5.根据权利要求2所述的存储器件，还具备：
第3存储单元及第4存储单元，分别与第2列地址建立对应；
第3字线，连接于所述第3存储单元；
第4字线，连接于所述第4存储单元；
第2感测放大器组件，与所述第1感测放大器组件排列在和所述第1方向交叉的第2方向上；
第3位线，将所述第3存储单元与所述第2感测放大器组件之间连接；以及
第4位线，将所述第4存储单元与所述第2感测放大器组件之间连接；且
所述第3位线的第3端部及所述第4位线的第4端部从所述第1方向观察时，位于所述第3字线与所述第4字线之间。
6.根据权利要求5所述的存储器件，其中
所述第3端部及所述第4端部设置在从所述第1方向观察时与所述第2感测放大器组件重叠的位置。
7.根据权利要求5所述的存储器件，还具备：
第5存储单元，与所述第2列地址建立对应，且连接于所述第1字线；以及
第6存储单元，与所述第2列地址建立对应，且连接于所述第2字线；
所述第3位线还将所述第5存储单元及所述第6存储单元各自与所述第2感测放大器组件之间连接。
8.根据权利要求5所述的存储器件，还具备：
第7存储单元，与第3列地址建立对应，且连接于所述第1字线；
第8存储单元，与所述第3列地址建立对应，且连接于所述第2字线；
第3感测放大器组件，与所述第1感测放大器组件排列在和所述第1方向及所述第2方向交叉的第3方向上；
第5位线，将所述第7存储单元与所述第3感测放大器组件之间连接；以及
第6位线，将所述第8存储单元与所述第3感测放大器组件之间连接；且
所述第5位线的第5端部及所述第6位线的第6端部从所述第1方向观察时位于所述第1字线与所述第2字线之间。
9.根据权利要求8所述的存储器件，其中
所述第5端部及所述第6端部设置在从所述第1方向观察时与所述第3感测放大器组件重叠的位置。
10.根据权利要求2所述的存储器件，还具备：
第9存储单元，与第4列地址建立对应，且连接于所述第1字线；
第10存储单元，与所述第4列地址建立对应，且连接于所述第2字线；
第4感测放大器组件，在与所述第1方向交叉的第2方向上与所述第1感测放大器组件相邻；
第7位线，将所述第9存储单元与所述第4感测放大器组件之间连接，在与所述第1方向及所述第2方向交叉的第3方向上与所述第1位线相邻；以及
第8位线，将所述第10存储单元与所述第4感测放大器组件之间连接，在所述第3方向上与所述第2位线相邻；且
所述第7位线的第7端部及所述第8位线的第8端部从所述第1方向观察时位于所述第1字线与所述第2字线之间。
11.根据权利要求10所述的存储器件，其中
所述第1端部、所述第2端部、所述第7端部及所述第8端部设置在从所述第1方向观察时与所述第1感测放大器组件及所述第4感测放大器组件的至少一者重叠的位置。
12.根据权利要求10所述的存储器件，还具备：
第11存储单元，与第5列地址建立对应，且连接于所述第1字线；
第12存储单元，与所述第5列地址建立对应，且连接于所述第2字线；
第13存储单元，与第6列地址建立对应，且连接于所述第1字线；
第14存储单元，与所述第6列地址建立对应，且连接于所述第2字线；
第5感测放大器组件，相对于所述第1感测放大器组件排列在所述第4感测放大器组件的相反侧；
第6感测放大器组件，相对于所述第4感测放大器组件排列在所述第1感测放大器组件的相反侧；
第9位线，将所述第11存储单元与所述第5感测放大器组件之间连接，在所述第3方向上与所述第7位线相邻；
第10位线，将所述第12存储单元与所述第5感测放大器组件之间连接，在所述第3方向上与所述第8位线相邻；
第11位线，将所述第13存储单元与所述第6感测放大器组件之间连接，在所述第3方向上与所述第9位线相邻；以及
第12位线，将所述第14存储单元与所述第6感测放大器组件之间连接，在所述第3方向上与所述第10位线相邻；且
所述第9位线的第9端部、所述第10位线的第10端部、所述第11位线的第11端部及所述第12位线的第12端部从所述第1方向观察时位于所述第1字线与所述第2字线之间。
13.根据权利要求12所述的存储器件，其中
所述第1端部、所述第2端部、所述第7端部、所述第8端部、所述第9端部、所述第10端部、所述第11端部及所述第12端部设置在从所述第1方向观察时与所述第1感测放大器组件及所述第4感测放大器组件的至少一者重叠的位置。
14.根据权利要求5所述的存储器件，还具备：
第15存储单元，与所述第2列地址建立对应，且连接于所述第1字线；
第16存储单元，与所述第2列地址建立对应，且连接于所述第2字线；
第13位线，将所述第15存储单元与所述第2感测放大器组件之间连接；以及
第1配线，将所述第3位线与所述第13位线之间连接；且
所述第13位线的第13端部及所述第3位线的第14端部从所述第1方向观察时位于所述第1字线与所述第2字线之间。
15.根据权利要求14所述的存储器件，其中
所述第1端部、所述第2端部、所述第13端部及所述第14端部设置在从所述第1方向观察时与所述第1感测放大器组件重叠的位置。
16.根据权利要求2所述的存储器件，还具备：
第17存储单元及第18存储单元，分别与第7列地址建立对应；
第7感测放大器组件，与所述第1感测放大器组件排列在和所述第1方向交叉的第2方向上；
第15位线，将所述第17存储单元与所述第7感测放大器组件之间连接；以及
第16位线，将所述第18存储单元与所述第7感测放大器组件之间连接；且
所述第1位线及所述第2位线排列在所述第2方向上，
所述第15位线及所述第16位线排列在所述第2方向上，
所述第15位线在与所述第1方向及所述第2方向交叉的第3方向上，与所述第1位线及所述第2位线分别相邻。
17.根据权利要求16所述的存储器件，还具备：
第19存储单元及第20存储单元，分别与第8列地址建立对应；
第8感测放大器组件，与所述第1感测放大器组件及所述第7感测放大器组件排列在所述第2方向上；
第17位线，将所述第19存储单元与所述第8感测放大器组件之间连接；以及
第18位线，将所述第20存储单元与所述第8感测放大器组件之间连接；且
所述第17位线及所述第18位线排列在所述第2方向上，
所述第15位线在所述第3方向上还与所述第17位线及所述第18位线分别相邻。
18.根据权利要求1所述的存储器件，其中
所述第1位线的第1端部及所述第2位线的第2端部设置在从第1方向观察时所述第1感测放大器组件的外侧。
19.根据权利要求18所述的存储器件，还具备：
第2配线，将所述第1位线与所述第1感测放大器组件之间连接；以及
第3配线，将所述第2位线与所述第1感测放大器组件之间连接；且
所述第1位线及所述第2位线排列在与第1方向交叉的第2方向上，
所述第2配线及所述第3配线各自具有在与所述第1方向及所述第2方向交叉的第3方向上延伸的部分。
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