KR100341884B1 - 반도체메모리장치 - Google Patents

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Abstract

본 발명은 반도체 메모리의 비대칭형 어드레스 버스라인을 갖는 칩 구조에 관한 것으로, 특히 어드레스 패드가 어느 한쪽으로 치우친 비대칭적 칩의 경우 어느 방향으로 어드레스 액세스 되어도 전기적으로 항상 동일한 액세스 타임을 갖도록, 카스 액티브(cas active)가 된 상태에서 칼럼 어드레스가 들어와서 최종적으로 비트라인 센스 증폭기(BLSA)의 비트라인과 비트라인 바를 열어주는 칼럼 디코더 신호를 만들어 주기 위하여, 외부에서 들어오는 어드레스는 어드레스 버퍼를 통해 at<0:10>, atz<0:10> 신호로 만들어져 나오고, 이것은 총 4개의 뱅크 셀 어레이까지의 어드레스 버스 라인의 길이가 달라져 스큐가 발생되는 것을 없애기 위해 타이밍 스큐 조정부를 만들어 이곳을 거쳐 지나가게 한, 반도체 메모리 장치에 관한 것이다.

Description

반도체 메모리 장치{Memory device of a semiconductor}
본 발명은 반도체 메모리의 비대칭형 어드레스 버스라인을 갖는 칩 구조에 관한 것으로, 특히 어드레스 패드가 어느 한쪽으로 치우친 비대칭적 칩의 경우 어느 방향으로 어드레스가 액세스 되어도 전기적으로 항상 동일한 액세스 타임을 갖도록 한 반도체 메모리 장치에 관한 것이다.
일반적으로, 메모리 칩의 구조(Architecture)가 어드레스(Address) 및 데이터 패드(Data Pad) 대비 지리적 구성이 대칭이었으나, 경우에 따라 셀 밀도(Cell Density)를 2N승이 아닌 그 중간 단계의 정도로 구성할 때 어드레스나 데이터 버스 라인이 비대칭으로 이루어지게 될 수도 있다.
종래에는 도 1 에 도시된 바와 같이, 어드레스 패드(1)로 들어온 어드레스 정보는 어드레스 버퍼(2)를 거쳐 어드레스 버스 라인(3)을 통하여 어드레스 프리디코더(4)로 인가된다.
상기 어드레스 프리디코더(4)는 제어 신호 "at<0:10>, atz<0:10>" 혹은 "ycnt<0:10>" 에 의해 스트로빙(Strobing) 되고, 디코딩(Decoding)될 어드레스 버퍼(2)들의 출력들이 인가되게 되어 있다.
이때에 인가되는 제어 신호 "at<0:10>, atz<0:10>" 와 "ycnt<0:10>"는 동일한 위상을 갖고, 서로 다른 뱅크(BANK)에도 동일한 위상의 신호가 인가되게 된다.
이때 칩(Chip)이 비대칭으로 구성되었을 경우, 이러한 어드레스 정보 및 디코더 출력은 타이밍 스큐(Timing Skew)가 맞지 않게 된다.
즉, 어드레스 버퍼(2)로 부터 상위의 뱅크 셀 어레이와 하위의 뱅크 셀 어레이까지의 글로벌 칼럼(Y) 어드레스의 위치가 상당히 차이가 있을 경우, 어드레스 버퍼(2)로부터의 어드레스 정보는 서로 다른 시간에 도달하게 된다.
여기에서 하위 뱅크는 4 뱅크 구조에서 어드레스 버퍼(2)가 위치한 곳에 최근접한 한쌍의 뱅크들을 지칭하며. 상위 뱅크는 하위 뱅크와 대비하여 어드레스 버퍼(2)가 위치한 곳에서 상대적으로 떨어진 한쌍의 뱅크들을 지칭한다.
그러나, 종래에는 상기와 같은 칩 구조에서 어드레스 스큐(Skew)를 맞추기 위한 고려는 없었다.
따라서, 어드레스 패드가 한쪽으로 치우친 비대칭적 칩의 경우 셀(Cell)의 지리적 위치에 따라 어드레스 액세스 타임(Access Time)이 동일하게 나타나지 않게 된다.
이에 본 발명은 상기한 바와 같은 종래의 문제점 들을 해소시키기 위하여 창안된 것으로, 어드레스 패드가 어느 한쪽으로 치우친 비대칭적 칩의 경우 어느 방향으로 어드레스 액세스 되어도 전기적으로 항상 동일한 액세스 타임을 갖도록 한 반도체 메모리 장치를 제공하는데 그 목적이 있다.
도 1 은 일반적인 반도체 메모리의 어드레스 버스 경로도,
도 2 는 본 발명에 따른 어드레스 버스 경로도,
도 3 은 본 발명에 따른 반도체 메모리 장치의 블록 구성도,
도 4 는 도 3 의 타이밍 스큐 회로부에 대한 상세 회로도,
도 5 는 도 3 의 제 1 제어신호 발생부에 대한 상세 회로도,
도 6 은 도 3 의 제 2 제어신호 발생부에 대한 상세 회로도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 어드레스 패드 20 : 어드레스 버퍼
30 : 타이밍 스큐 조정부 40 : 뱅크 어드레스 프리디코더
50 : 로컬 어드레스 버퍼 60 : 칼럼 디코더
15 : 클럭 버퍼 25 : 명령 디코더
35 : 버스트신호 발생부 45 : 라스 발생부
55 : 신호 지연부 65 : 제 1 제어신호 발생부
75 : 제 2 제어신호 발생부 85 : 카스 발생부
75A : 신호 입력 수단 75B : 신호 조정 수단
75C : 신호 출력 수단
상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 어드레스 패드(10)로 들어온 어드레스 정보를 버퍼링하는 어드레스 버퍼(20)와; 입력되는 클럭 신호의펄스 폭을 조정하기 위하여 버퍼링하는 클럭 버퍼(15); 상기 클럭 버퍼(15)로부터 버퍼링된 클럭 신호에 동기되어 외부에서 입력되는 신호에 의해서 원하는 동작을 할 수 있도록 명령어를 디코딩하는 명령 디코더(25); 상기 클럭 버퍼(15)로부터 버퍼링된 클럭 신호에 동기되어 버스트 동작을 알리는 버스트신호 발생부(35); 상기 클럭 버퍼(15)로부터 버퍼링된 클럭 신호에 동기되어 해당 뱅크의 로오 경로를 인에이블 또는 디스에이블 하는 라스 발생부(45); 상기 명령 디코더(25)로부터 디코딩된 명령어를 지연시키는 신호 지연부(55); 상기 신호 지연부(55)를 통하여 지연된 신호에 의해 상기 어드레스 버퍼(20)로부터 상위의 뱅크로 상기 명령 디코도(25), 버서트신호 발생부(35), 라스 발생부(45)로부터 입력되는 신호에 따른 제어신호를 발생시키는 제 1 제어신호 발생부(65); 상기 신호 지연부(55)를 통하여 지연된 신호에 의해 상기 어드레스 버퍼(20)로부터 하위의 뱅크로 상기 명령 디코더(25), 버스트신호 발생부(35), 라스 발생부(45)로부터 입력되는 신호에 따른 제어신호를 발생시키는 제 2 제어신호 발생부(75); 상기 제 1, 2 제어신호 발생부(65, 75)로부터 발생된 제어신호에 의해 상기 어드레스 버퍼(20)로부터 버퍼링된 어드레스 정보의 어드레스 버스라인의 길이에 따른 타이밍 스큐를 조정하기 위한 타이밍 스큐 조정부(30); 상기 명령 디코더(25)로부터 디코딩된 명령어에 의해 카스가 액티브되었음을 알리는 카스 발생부(85); 상기 카스 발생부(85)로부터 입력되는 신호에 의해 인에이블되어 상기 타이밍 스큐 조정부(30)를 통하여 타이밍 스큐가 조정된 어드레스 정보를 디코딩하는 뱅크 어드레스 프리디코더(40); 상기 뱅크 어드레스 프리디코더(40)로부터 디코딩된 어드레스 정보를 각 뱅크 내에 세분되게 들어가도록 버퍼링하는 로컬 어드레스 버퍼(50); 및 상기 로컬 어드레스 버퍼(50)로부터 버퍼링된 어드레스의 칼럼 어드레스를 디코딩하여 비트라인 센스 증폭기를 구동하는 칼럼 디코더(60)를 포함하여 구성함을 특징으로 한다.
상기 타이밍 스큐 조정부(30)는 도 4 에 도시한 바와 같이, 제 1 제어신호 발생부(65) 또는 제 2 제어신호 발생부(75)로부터 입력되는 신호에 의해 인에이블되어 상기 어드레스 버퍼(20)로부터 입력되는 외부 어드레스 신호 및 내부 어드레스 정보를 입력시키는 신호 입력 수단(30A)과; 상기 신호 입력 수단(30A)으로부터 입력되는 어드레스 정보의 스큐를 조정하기 위하여 논리 연산하여 래치시키는 신호 조정 수단(30B); 및 상기 신호 조정 수단(30B)을 통하여 스큐가 조정된 어드레스 정보를 출력시키는 신호 출력 수단(30C)을 포함하여 구성한다.
상기 제 1 제어신호 발생부(65)는 도 5 에 도시한 바와 같이, 상기 명령 디코더(25)로부터 출력되는 카스 액티브 신호를 입력받는 제 1 신호 입력수단(65A)과; 상기 버스트신호 발생부(35)로부터 출력되는 버스트 동작 신호를 입력받는 제 2 신호 입력수단(65B); 상기 라스 발생부(45)로부터 출력되는 해당하는 뱅크의 로오 경로를 인에이블 또는 디스에이블 시키는 신호를 입력받는 제 3 신호 입력수단(65C); 상기 신호 지연부(55)로부터 출력되는 지연신호를 입력받는 제 4 신호 입력수단(65D); 상기 제 1, 2, 3, 4 신호 입력수단(65A, 65B, 65C, 65D)으로부터 입력된 신호들을 논리 조합하여 느리게 들어오는 어드레스의 스큐를 조정하기 위한 제어신호를 출력하는 제 1 제어신호 출력수단(65E); 및 상기 제 1, 2, 3, 4 신호 입력수단(65A, 65B, 65C, 65D)으로부터 입력된 신호들을 논리 조합하여 빨리들어오는 어드레스의 스큐를 조정하기 위한 제어신호를 출력하는 제 2 제어신호 출력수단(65F)을 포함하여 구성한다.
상기 제 2 제어신호 발생부(75)는 도 6 에 도시한 바와 같이 상기 제 1 제어신호 발생부(65)와 동일한 구성으로, 상기 명령 디코더(25)로부터 출력되는 카스 액티브 신호를 입력받는 제 1 신호 입력수단(75A)과; 상기 버스트신호 발생부(35)로부터 출력되는 버스트 동작 신호를 입력받는 제 2 신호 입력수단(75B); 상기 라스 발생부(45)로부터 출력되는 해당하는 뱅크의 로오 경로를 인에이블 또는 디스에이블시키는 신호를 입력받는 제 3 신호 입력수단(75C); 상기 신호 지연부(55)로부터 출력되는 지연신호를 입력받는 제 4 신호 입력수단(75D); 상기 제 1, 2, 3, 4 신호 입력수단(75A, 75B, 75C, 75D)으로부터 입력된 신호들을 논리 조합하여 느리게 들어오는 어드레스의 스큐를 조정하기 위한 제어신호를 출력하는 제 1 제어신호 출력수단(75E); 및 상기 제 1, 2, 3, 4 신호 입력수단(75A, 75B, 75C, 75D)으로부터 입력된 신호들을 논리 조합하여 빨리 들어오는 어드레스의 스큐를 조정하기 위한 제어신호를 출력하는 제 2 제어신호 출력수단(75F)을 포함하여 구성한다.
상기와 같이 구성된 본 발명에 따른 동작 원리를 상세히 설명하면 다음과 같다.
실시예로 구성되는 4 뱅크 구조에서 하위 뱅크는 4 뱅크 구조에서 어드레스 버퍼(20)가 위치한 곳에 최근접한 한쌍의 뱅크들을 지칭하며, 상위 뱅크는 하위 뱅크와 대비하여 어드레스 버퍼(20)가 위치한 곳에서 상대적으로 떨어진 한쌍의 뱅크들을 지칭한다.
먼저, 어드레스 버퍼(20)와 뱅크 어드레스 프리디코더(40) 사이에 이를 조절할 수 있는 타이밍 스큐 조정부(30)를 적용한다.
즉, 어드레스 버퍼(20)로부터 나온 어드레스 정보를 뱅크 어드레스 프리디코더(40)로 보내기 전에 지리적인 거리에 따라 그 지연(delay)이 고려된 어드레스 제어 신호로 스트로빙 시키므로서, 타이밍이 맞는 어드레스 버퍼 신호는 노이즈 제거(Noise Immunity)를 위하여 래치시킨다.
상기 타이밍 스큐 조정부(30)는 상기 어드레스 버퍼(20)로부터의 어드레스 신호를 항상 동일한 시간에 스트로빙해 주는 제어 신호를 그 입력으로 하고 있다.
이 제어 신호 "at<0:10>, atz<0:10>" 혹은 "ycnt<0:10>" 는 제 1, 2 제어신호 발생부(65, 75)에 의해 발생시키게 된다.
이 회로에서 상기 어드레스 버퍼(20)로부터 상위의 뱅크 셀 어레이를 제어하기 위한 제 1 제어신호 발생부(65)와, 상기 어드레스 버퍼(20)로부터 하위의 뱅크 셀 어레이를 제어하기 위한 제 2 제어신호 발생부(75)로 구성되어 있다.
상기 제 1 제어신호 발생부(65)로부터 나오는 신호 "EXTAYP16"과 "INTAYP16" 는, 상기 제 2 제어신호 발생부(75)로부터 나오는 신호 "EXTAYP16" 및 "INTAYP16" 와 캐패시턴스 딜레이(Capacitance Delay)를 주어 다르게 하였다.
개발중인 128메가(mega) 싱크로너스 디램(SDRAM)의 경우 차이는 WL = 5/4 인 엔모스 캐패시턴스로 조정하였다.
뱅크 어드레스 프리디코더(bank address predecoder 이하 bay 라 칭함)(40)에 들어가는 신호는, 카스 발생부(85)로부터 들어오는 카스 신호가 발생되면 또는신호(cast12)와 어드레스 버퍼(20)로부터 들어오는 어드레스 정보다.
여기서, ycnt<0:10> 신호는 타이밍 스큐 조정부(ray)(30)로 들어가는 어드레스 정보로서 버스트(burst) 동작이 일어나면 내부의 버스트신호 발생부(35)로부터 1비트씩 자동적, 연속적으로 발생되는 내부 어드레스 데이터이다.
at<0:10>, atz<0:10> 신호는 타이밍 스큐 조정부(30)로 들어가는 외부로부터의 어드레스 신호이다.
intayp 신호는 타이밍 스큐 조정부(30)를 인에이블시키는 신호로서 어드레스 정보(ycnt)가 들어오면 이 신호를 받아들이는 역할을 하는 것으로, 제 1 제어신호 발생부(65)와 제 2 제어신호 발생부(75)에서 intayp12와 intayp16 두가지 신호로 발생되는데, 두 신호는 동일한 신호로 intayp16이 약간 지연(delay)된 상태이며, 두 신호의 용도는 들어오는 어드레스들이 정확히 시간적으로 똑같이 들어오지 않으므로 어드레스 스큐(skew)가 약간 있기 때문에, 받아들일 때 그 신호에 맞게 빨리 들어오는 어드레스는 intayp16 신호로 받고, 좀 느리게 들어오는 어드레스는 intayp12 신호를 받아서 전체적으로 스큐를 맞추기 위한 신호이다.
extayp 신호는 외부로부터 들어오는 어드레스 정보를 받아서 로오 어드레스 디코더(ray)를 인에이블시키는 신호이다.
casp6 신호는 명령 디코더(25)에서 발생되는 신호로서, 외부의 cas 신호가 들어오면 발생되어 카스(cas)가 액티브되었음을 알리는 신호이다.
icasp6 신호는 버스트(burst) 동작이 발생되는 동안에 발생되는 신호로서, 상기 제 1 제어신호 발생부(65)와 제 2 제어신호 발생부(75)의 intayp12와intayp16 두가지 신호를 만들어 주기 위한 신호이다.
rpcgzp13x 신호는 해당 뱅크의 로오 경로(Row Path)를 인에이블 시키는 신호이다.
ratvzp13x 신호는 해당 뱅크의 로오 경로(Row Path)를 디스에이블 시키는 신호이다.
cast12x 신호는 뱅크 어드레스 프리디코더(bay)(40)를 인에이블 시키는 신호이다.
bstmzp9 신호는 버스트 동작을 외부에서 종료(termination)시키면 명령 디코더(25)에서 bstmp6 신호를 발생하게 되어 이것이 신호 지연부(55)를 통하여 약간의 지연을 거쳐서 bstmzp9 신호로 바뀌고, 이 신호가 상기 제 1 제어신호 발생부(65)와 제 2 제어신호 발생부(75)의 동작을 지연시킨다.
clkp4 신호는 외부로부터 들어오는 클럭 신호(CLK)를 클럭 버퍼(15)를 통하여 펄스 폭을 조정시켜 만든 신호로, 싱크로너스 디램(SDRAM)의 전부분을 클럭(CLK)으로 동기시키는 역할을 한다.
본 동작은 카스 액티브(cas active)가 된 상태에서 칼럼 어드레스가 들어와서 최종적으로 비트라인 센스 증폭기(BLSA)의 비트라인과 비트라인 바를 열어주는 칼럼 디코더 신호를 만들어 주기 위한 부분이다.
외부에서 들어오는 어드레스는 어드레스 버퍼(20)를 통해 at<0:10>, atz<0:10> 신호로 만들어져 나오고, 이것은 총 4개의 뱅크 셀 어레이까지의 어드레스 버스 라인의 길이가 달라져 스큐가 발생되는 것을 없애기 위해, 타이밍 스큐 조정부(30)를 만들어 이곳을 거쳐 지나가게 한다.
상기 타이밍 스큐 조정부(30)는, 스큐를 맞추기 위하여 상기 extayp/intayp 신호를 뱅크별로 그 지연을 감안하여, 상위의 뱅크인 뱅크0과 뱅크2는 상기 어드레스 버퍼(20)들로부터 멀기 때문에 상기 extayp/intayp 신호를 발생시키는 신호를 제 1 제어신호 발생부(65)를 통하여 최대한 빨리 가게 했고, 하위 뱅크인 뱅크1과 뱅크3은 어드레스 버퍼(20)들로부터 가깝기 때문에 뱅크0과 뱅크2로 가는 시간과 똑같이 맞추기 위해 상기 extayp/intayp 신호를 좀 더 지연시키게 한 제 2 제어신호 발생부(75)를 따로 만들었다.
이렇게 만들어진 ray<0:10>, rayz<0:10> 신호는 뱅크 어드레스 프리디코더(40)로 들어가서 디코딩된다.
로컬 어드레스 버퍼(local address buffer 이하 lay 라 칭함)(50)는 각 뱅크 내에 세분되게 들어가는 버퍼이다.
이상에서 상세히 설명한 바와 같이 본 발명은, 칩 구조에 의한 기하학적인 어드레스 비대칭을 전기적으로 보상시킴으로서 어드레스 액세스 타임이 구조에 상관없이 일정한 특성을 갖게 하였고, 어드레스 타이밍 스큐를 타이밍이 조절된 어드레스 액티브 제어 신호에 의하여 제어시킴으로서 회로가 간단해졌으며, 스큐를 제어하면서 디코더 입력 신호를 래치시킴으로서 노이즈에 보다 안정하게 되는 효과가 있다.
또한, 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며,당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 반도체 소자에 있어서,
    어드레스 패드로 들어온 어드레스 정보를 버퍼링하는 어드레스 버퍼와;
    입력되는 클럭 신호의 펄스 폭을 조정하기 위하여 버퍼링하는 클럭 버퍼;
    상기 클럭 버퍼로부터 버퍼링된 클럭 신호에 동기되어 외부에서 입력되는 신호에 의해서 원하는 동작을 할 수 있도록 명령어를 디코딩하는 명령 디코더;
    상기 클럭 버퍼로부터 버퍼링된 클럭 신호에 동기되어 버스트 동작을 알리는 버스트신호 발생부;
    상기 클럭 버퍼로부터 버퍼링된 클럭 신호에 동기되어 해당 뱅크의 로오 경로를 인에이블 또는 디스에이블 시키는 신호를 출력하는 라스 발생부;
    상기 명령 디코더로부터 디코딩된 명령어를 지연시키는 신호 지연부;
    상기 신호 지연부를 통하여 지연된 신호에 의해 상기 어드레스 버퍼로부터 상위의 뱅크로 상기 명령 디코더, 버스트신호 발생부, 라스 발생부로 부터 입력되는 신호에 따른 제어신호를 발생시키는 제 1 제어신호 발생부;
    상기 신호 지연부를 통하여 지연된 신호에 의해 상기 어드레스 버퍼로부터 하위의 뱅크로 상기 명령 디코더, 버스트신호 발생부, 라스 발생부로 부터 입력되는 신호에 따른 제어신호를 발생시키는 제 2 제어신호 발생부;
    상기 제 1, 2 제어신호 발생부로 부터 발생된 제어신호에 의해 상기 어드레스 버퍼로 부터 버퍼링된 어드레스 정보의 어드레스 버스라인의 길이에 따른 타이밍 스큐를 조정하기 위한 타이밍 스큐 조정부;
    상기 명령 디코더로부터 디코딩된 명령어에 의해 카스가 액티브되었음을 알리는 카스 발생부;
    상기 카스 발생부로부터 입력되는 신호에 의해 인에이블되어 상기 타이밍 스큐 조정부를 통하여 타이밍 스큐가 조정된 어드레스 정보를 디코딩하는 뱅크 어드레스 프리디코더;
    상기 뱅크 어드레스 프리디코더로부터 디코딩된 어드레스 정보를 각 뱅크 내에 세분되게 들어가도록 버퍼링하는 로컬 어드레스 버퍼; 및
    상기 로컬 어드레스 버퍼로부터 버퍼링된 어드레스의 칼럼 어드레스를 디코딩하여 비트라인 센스 증폭기를 구동하는 칼럼 디코더를 포함하여 구성한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 타이밍 스큐 조정부는,
    상기 제 1 제어신호 발생부 또는 제 2 제어신호 발생부로부터 입력되는 신호에 의해 인에이블되어 상기 어드레스 버퍼로 부터 입력되는 외부 어드레스 신호 및 내부 어드레스 정보를 입력시키는 신호 입력 수단과;
    상기 신호 입력 수단으로부터 입력되는 어드레스 정보의 스큐를 조정하기 위하여 논리 연산하여 래치시키는 신호 조정 수단; 및
    상기 신호 조정 수단을 통하여 스큐가 조정된 어드레스 정보를 출력시키는신호 출력 수단을 포함하여 구성한 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 제어신호 발생부는,
    상기 명령 디코더로부터 출력되는 카스 액티브 신호를 입력받는 제 1 신호 입력수단과;
    상기 버스트신호 발생부로부터 출력되는 버스트 동작 신호를 입력받는 제 2 신호 입력수단;
    상기 라스 발생부로부터 출력되는 해당하는 뱅크의 로오 경로를 인에이블 또는 디스에이블 시키는 신호를 입력받는 제 3 신호 입력수단;
    상기 신호 지연부로부터 출력되는 지연신호를 입력받는 제 4 신호 입력수단;
    상기 제 1, 2, 3, 4 신호 입력수단으로부터 입력된 신호들을 논리 조합하여 느리게 들어오는 어드레스의 스큐를 조정하기 위한 제어신호를 출력하는 제 1 제어신호 출력수단; 및
    상기 제 1, 2, 3, 4 신호 입력수단으로부터 입력된 신호들을 논리 조합하여 빨리 들어오는 어드레스의 스큐를 조정하기 위한 제어신호를 출력하는 제 2 제어신호 출력수단을 포함하여 구성한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 2 제어신호 발생부는,
    상기 명령 디코더로부터 출력되는 카스 액티브 신호를 입력받는 제 1 신호 입력수단과;
    상기 버스트신호 발생부로부터 출력되는 버스트 동작 신호를 입력받는 제 2 신호 입력수단;
    상기 라스 발생부로부터 출력되는 해당하는 뱅크의 로오 경로를 인에이블 또는 디스에이블 시키는 신호를 입력받는 제 3 신호 입력수단;
    상기 신호 지연부로부터 출력되는 지연신호를 입력받는 제 4 신호 입력수단;
    상기 제 1, 2, 3, 4 신호 입력수단으로부터 입력된 신호들을 논리 조합하여 느리게 들어오는 어드레스의 스큐를 조정하기 위한 제어신호를 출력하는 제 1 제어신호 출력수단; 및
    상기 제 1, 2, 3, 4 신호 입력수단으로부터 입력된 신호들을 논리 조합하여 빨리 들어오는 어드레스의 스큐를 조정하기 위한 제어신호를 출력하는 제 2 제어신호 출력수단을 포함하여 구성한 것을 특징으로 하는 반도체 메모리 장치.
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