KR20010064964A - 반도체 메모리 장치의 리던던시 회로 - Google Patents
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Abstract
본 발명은 구제 효율을 증대시킬 수 있는 반도체 메모리 장치의 리던던시 회로에 관한 것으로, X 방향으로 복수개의 열(Row)을 하나의 단위(Xmat)로 하고 Y 방향으로 복수개의 칼럼(Column)을 하나의 단위(Ymat)로 하여 구제 기능을 갖는 반도체 메모리 장치에 있어서, 로우 페일에 대한 Xmat 정보를 갖는 퓨즈 세트와 어드레스 비트 정보 Ymat 정보를 갖는 퓨즈 세트를 포함하는 퓨즈부;X-어드레스 정보를 비교하여 입력된 어드레스가 로우 페일 비트인지 아닌지의 판단 및 Ymat 정보를 비교하여 HITmBi 신호를 출력하는 어드레스 비교부;상기 어드레스 비교부의 출력 신호에 의해 노말 경로와 리던던시 경로가 구분되어 각각 노말 워드 라인 드라이버를 콘트롤하고 리던던시 경로에 의해 메인 앰프의 입출력 스위치를 제어하는 컨트롤부를 포함하고,노말/리던던시 모두 해당 비트라인을 통해 로칼 입출력 라인에 데이터가 실리고 HITmBi 신호에 따라 둘중의 하나의 데이터만 출력되도록 하여 하나의 리던던시 워드라인을 갖고 Ymat별 구제를 하는 것에 관한 것이다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 구제 효율을 증대시킬 수 있는 반도체 메모리 장치의 리던던시 회로에 관한 것이다.
일반적으로 반도체 메모리 장치에 있어서 노말 메모리 셀 어레이(normal memory cell array) 내에 존재하는 다수개의 메모리 셀 중에서 어느 하나라도 불량셀이 발생하게 되면 전체 메모리를 사용될 수 없다.
반도체 메모리 장치의 설계와 제조에서 향상이 이루어지면 더 많은 셀들의 수가 단일 칩상에 배치되며 크기가 큰 집적 회로가 제조된다. 이에 따라 하나의 칩 내에 모든 메모리 셀이 모두 양품으로 될 가능성은 거의 없어지고 고집적 메모리에서는 불량셀의 구제 능력이 칩의 수율을 결정하는데 매우 중요한 역할을 하게 된다.
이를 위하여 동일 칩상에 기본 메모리 셀의 수에 부가하여 리던던시 메모리 셀을 설치하고 결함이 있는 노말 메모리 셀들과 대체하는 방식의 반도체 메모리 장치가 설계되고 제조되어 왔다.
그리고 리던던시 능력을 향상시키는 수단으로는 첫째, 리던던시 메모리 셀의 수와 퓨즈 박스의 수를 증가시키는 방법이며 둘째, 일정한 개수의 리던던시 셀 및 퓨즈 박스를 여러 개의 메모리 셀 블록이 공유하는 방법이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 메모리 장치의 리던던시 회로에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 메모리 장치의 구성도이고, 도 2a는 종래 기술의 반도체 메모리 장치의 퓨즈부 및 비교부의 회로 구성도이다.
그리고 도 2b는 종래 기술의 반도체 메모리 장치의 컨트롤부의 회로 구성도이다.
X 방향으로 8개의 mat, Y 방향으로 4개의 mat로 MAT를 구성한다면 워드 라인 하나를 인에이블시키기 위하여 9개의 Row 어드레스가 필요하다.
이와 같이 정의된 종래 기술의 반도체 메모리 장치는 X 방향의 리던던시 회로가 퓨즈부,어드레스 비교부,컨트롤부로 크게 구성된다.
도 1에서 (1)은 Y-디코더이고, 하나의 메인 워드 라인 드라이버 블록(MWD)(2)에 연결된 서브 워드라인들에 어느 하나의 노말 서브 워드 라인(3)에서 Row fail이 일어나면 리던던시 워드라인(4)을 이용하여 리페어한다.
도 2a는 메인 워드 라인 드라이버 블록(2)의 리던던시 블록내에 구성되는 퓨즈부 및 어드레스 비교부(21)의 회로 구성을 나타낸 것으로, 퓨즈부(21a)에 있는 각각의 퓨즈들은 워드 라인 페일 비트에 대한 정보를 갖는다.
도 1에서 정의한 MAT는 하나의 페일 워드 라인을 구제하기 위하여 10개의 퓨즈가 필요하다.
즉, 어드레스 퓨즈 9개 및 인에이블 퓨즈 1개가 필요하다.
활성 명령(Active command)에 의해 X-어드레스가 버퍼를 통하여 입력되면 퓨즈가 갖고 있는 페일 비트 정보와 입력된 어드레스가 일치하는지의 여부를 비교한다.
퓨즈부 및 어드레스 비교부(21)에 입력되는 BX2Ri,BX3Ri,...,BX8Ri는 X-어드레스 신호이다.
그리고 입력된 어드레스가 퓨즈가 가지고 있는 페일 워드 라인 정보와 일치하면 HITmBi(입력된 어드레스가 페일 비트인지 아닌지를 판정한 신호)를 인에이블시킨다.
이와 같이 상기 HITmBi 신호가 인에이블되면 컨트롤 회로부(22)의 XREi(리던던시 워드라인 드라이버를 컨트롤하기 위한 신호) 경로를 통해 리던던시 워드라인을 인에이블시키고 XDEi(노말 워드라인 드라이버를 컨트롤하기 위한 신호) 경로를 따라 노말 워드라인을 디져블시키므로써 페일 워드라인을 구제하게 된다.
이와 같은 종래 기술의 반도체 메모리 장치의 리던던시 회로는 다음과 같은 문제가 있다.
하나의 페일 워드 라인(fail word line)을 리던던시 하는 경우 페일 워드 라인이 포함되어 있는 메인 워드 라인에 연결되어 있는 서브 워드 라인 모두를 대체하기 때문에 구제 효율이 저하된다.
즉, Xmat3-Ymat1에서 워드 라인 페일이 발생한 경우 정상 동작하는 Xmat3-Ymat0,2,3의 서브 워드 라인도 동시에 대체되므로 구제 효율 측면에서 불리하다.
본 발명은 이와 같은 종래 기술의 리던던시 회로의 문제를 해결하기 위한 것으로, 구제 효율을 증대시킬 수 있는 반도체 메모리 장치의 리던던시 회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 메모리 장치의 구성도
도 2a는 종래 기술의 반도체 메모리 장치의 퓨즈부 및 비교부의 회로 구성도
도 2b는 종래 기술의 반도체 메모리 장치의 컨트롤부의 회로 구성도
도 3은 본 발명에 따른 반도체 메모리 장치의 구성도
도 4a는 본 발명에 따른 반도체 메모리 장치의 퓨즈부 및 비교부의 회로 구성도
도 4b는 본 발명에 따른 반도체 메모리 장치의 컨트롤부의 회로 구성도
도 5는 본 발명에 따른 반도체 메모리 장치의 퓨즈부의 상세 구성도
도면의 주요 부분에 대한 부호의 설명
41a. 퓨즈부 41b. 어드레스 비교부
42. 컨트롤부 43. 페일 비트 판정 신호 출력단
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 리던던시 회로는 X 방향으로 복수개의 열(Row)을 하나의 단위(Xmat)로 하고 Y 방향으로 복수개의 칼럼(Column)을 하나의 단위(Ymat)로 하여 구제 기능을 갖는 반도체 메모리 장치에 있어서,로우 페일에 대한 Xmat 정보를 갖는 퓨즈 세트와 어드레스 비트 정보 Ymat 정보를 갖는 퓨즈 세트를 포함하는 퓨즈부;X-어드레스 정보를 비교하여 입력된 어드레스가 로우 페일 비트인지 아닌지의 판단 및 Ymat 정보를 비교하여 HITmBi 신호를 출력하는 어드레스 비교부;상기 어드레스 비교부의 출력 신호에 의해 노말 경로와 리던던시 경로가 구분되어 각각 노말 워드 라인 드라이버를 콘트롤하고 리던던시 경로에 의해 메인 앰프의 입출력 스위치를 제어하는 컨트롤부를 포함하고,노말/리던던시 모두 해당 비트라인을 통해 로칼 입출력 라인에 데이터가 실리고 HITmBi 신호에 따라 둘중의 하나의 데이터만 출력되도록 하여 하나의 리던던시 워드라인을 갖고 Ymat별 구제를 하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 메모리 장치의 리던던시 회로에 관하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리 장치의 구성도이고, 도 4a는 본 발명에 따른 반도체 메모리 장치의 퓨즈부 및 비교부의 회로 구성도이다.
그리고 도 4b는 본 발명에 따른 반도체 메모리 장치의 컨트롤부의 회로 구성도이고, 도 5는 본 발명에 따른 반도체 메모리 장치의 퓨즈부의 상세 구성도이다.
본 발명에 따른 리던던시 블록은 로우 페일(Row fail)에 대한 정보를 갖는 퓨즈부(41a)와, 입력된 어드레스가 로우 페일 비트인지 아닌지를 판단하는 어드레스 비교부(41b)와, 상기 어드레스 비교부(41b)의 출력 신호에 의해 노말경로(normal path)와 리던던시 경로(redundancy path)가 구분되어 각각 노말 워드 라인 드라이버를 콘트롤하고 리던던시 경로에 의해 메인 앰프의 입출력 스위치를 제어하는 컨트롤부(42)를 포함하여 구성된다.
여기서, 퓨즈부는 로우 페일에 대한 Xmat 정보를 갖는 퓨즈 세트(41a)와 어드레스 비트 정보 Ymat 정보를 갖는 퓨즈 세트(41c)로 구성된다.
그리고 어드레스 비교부(41b)는 로우 페일에 대하여 X-어드레스 정보뿐만 아니라 Ymat 정보도 비교한다.
이와 같은 리던던시 블록의 컨트롤부(42)는 X-command 즉, 활성화 신호에 의해 노말과 리던던시 워드 라인을 동시에 인에이블시키고 Y-command 즉, 리드/라이트 신호 입력후에 입출력 제어 신호(IOSW)를 이용하여 메인 앰프에 입력되는 데이터가 노말인지 리던던시인지를 판단한다.
그리고 퓨즈부 및 어드레스 비교부(41)의 출력단에는 복수개의 퓨즈부 및 어드레스 비교부의 출력 신호를 NOR 연산하는 NOR 게이트들과, 이들 NOR 게이트들의 출력 신호를 NAND 연산하는 NAND 게이트를 포함하고 입력된 어드레스가 페일 비트인지 아닌지를 판정하는 HITmBi 신호를 출력하는 페일 비트 판정 신호 출력단(43)이 구성된다.
상기 컨트롤부(42)에서는 노말 워드 라인 드라이버를 컨트롤하기 위한 제어신호(XDEi) 및 입출력 스위치 제어 신호(IOSW)가 출력되고, 퓨즈부(41c)에서는 리던던시 워드라인 드라이버를 컨트롤하기 위한 제어 신호(XREi)가 출력된다.
그리고 퓨즈부(41c)의 퓨즈들의 일측에 한쪽 전극이 연결된 각각의 NMOS 트랜지스터들의 게이트에는 X-어드레스 신호(XMS0,XMS1,...,XMS7)가 입력되고 퓨즈의 타측에 구성되는 PMOS 트랜지스터의 게이트에는 X-command가 입력되고, 상기 NMOS 트랜지스터들의 다른쪽 전극들이 모두 연결된 또 다른 NMOS 트랜지스터의 게이트에는 리던던시 인에이블 신호가 인가된다.
이와 같은 리던던시 블록을 갖는 본 발명에 따른 반도체 메모리 장치는 X 방향으로 8개의 mat, Y 방향으로 4개의 mat로 MAT를 정의하면 본 발명의 반도체 메모리 장치는 하나의 메인 워드 라인에 연결된 각 Ymat의 서브 워드 라인이 서로 다른 Row fail을 구제할 수 있도록 구성한 것이다.
즉, 구성된 Ymat수 만큼 (Ymat 4개×2 = 8개)의 로우 페일을 구제할 수 있다.
이와 같이 정의된 본 발명에 따른 반도체 메모리 장치는 X 방향의 리던던시 회로가 퓨즈부,어드레스 비교부,컨트롤부로 크게 구성된다.
도 3에서 (31)은 Y-디코더이고, 하나의 메인 워드 라인 드라이버 블록(MWD)(32)에 연결된 서브 워드라인들에 어느 하나의 노말 서브 워드 라인(33)에서 Row fail이 일어나면 리던던시 워드라인(34)을 이용하여 리페어한다.
리던던시 동작을 설명하면 다음과 같다.
활성화 신호(X-command)에 의해 X-어드레스가 입력되면 노말 워드 라인과 리던던시 워드 라인이 동시에 인에이블된다.
이때 사용되는 리던던시 퓨즈(도 5의)는 입력된 어드레스 정보가 로우 페일이 위치한 Xmat인지를 결정한다.
그리고 Y-command(Read/Write)에 의해 Y-어드레스가 입력되면 로우 페일 비트와 Ymat 정보를 갖는 퓨즈부 및 어드레스 비교부(41)에서 비교 작업을 수행하고 일치하면 HITmBi 신호를 인에이블한다.
그리고 Y-command 입력으로 노말/리던던시 모두 해당 비트라인을 통해 로칼 입출력 라인에 데이터가 실리고 입출력 스위치 블록에서 HITmBi 신호가 인에이블이면 리던던시쪽 데이터가 메인 앰프에 전달되고 디져블이면 노말쪽 데이터가 메인 앰프에 전달된다.
이와 같은 리던던시에 따른 데이터 출력은 퓨즈가 로우 페일 비트 정보와 Ymat 정보를 모두 갖고 있고 노말/리던던시 데이터 모두 로칼 입출력 라인에 실려 있다가 스위치 컨트롤에 의해 둘중 하나가 출력되므로 하나의 리던던시 워드라인을 갖고 Ymat별 구제가 가능하다.
이와 같은 본 발명에 따른 반도체 메모리 장치는 다음과 같은 효과가 있다.
본 발명은 하나의 리던던시 워드라인을 갖고 Ymat별 구제가 가능하도록한 것으로, 동수의 리던던시 워드라인과 퓨즈수를 갖고 있을때 구제 효율을 높이는 효과가 있다.
즉, 기존에 4개의 로우 페일을 구제하기 위해서는 4개의 리던던시 워드라인과 40개의 퓨즈가 필요한 것을 본 발명은 1개의 리던던시 워드 라인과 44개의 퓨즈들로 가능하여 리던던시 효율을 높이는 효과가 있다.
Claims (3)
- X 방향으로 복수개의 열(Row)을 하나의 단위(Xmat)로 하고 Y 방향으로 복수개의 칼럼(Column)을 하나의 단위(Ymat)로 하여 구제 기능을 갖는 반도체 메모리 장치에 있어서,로우 페일에 대한 Xmat 정보를 갖는 퓨즈 세트와 어드레스 비트 정보 Ymat 정보를 갖는 퓨즈 세트를 포함하는 퓨즈부;X-어드레스 정보를 비교하여 입력된 어드레스가 로우 페일 비트인지 아닌지의 판단 및 Ymat 정보를 비교하여 HITmBi 신호를 출력하는 어드레스 비교부;상기 어드레스 비교부의 출력 신호에 의해 노말 경로와 리던던시 경로가 구분되어 각각 노말 워드 라인 드라이버를 콘트롤하고 리던던시 경로에 의해 메인 앰프의 입출력 스위치를 제어하는 컨트롤부를 포함하고,노말/리던던시 모두 해당 비트라인을 통해 로칼 입출력 라인에 데이터가 실리고 HITmBi 신호에 따라 둘중의 하나의 데이터만 출력되도록 하여 하나의 리던던시 워드라인을 갖고 Ymat별 구제를 하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
- 제 1 항에 있어서, 컨트롤부는 활성화 신호(X-command)에 의해 노말과 리던던시 워드 라인을 동시에 인에이블시키고,리드/라이트 신호 입력후에 입출력 제어 신호(IOSW)를 이용하여 메인 앰프에입력되는 데이터가 노말인지 리던던시인지를 판단하여 노말 워드 라인 드라이버를 컨트롤하기 위한 제어신호(XDEi) 및 입출력 스위치 제어 신호(IOSW)를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
- 제 1 항에 있어서, 퓨즈부에서 로우 페일에 대한 Xmat 정보를 갖는 퓨즈 세트는 퓨즈들의 일측에 한쪽 전극이 연결된 각각의 NMOS 트랜지스터들의 게이트에는 X-어드레스 신호(XMS0,XMS1,...,XMS7)가 입력되고,퓨즈의 타측에 구성되는 PMOS 트랜지스터의 게이트에는 X-command가 입력되고,상기 NMOS 트랜지스터들의 다른쪽 전극들이 모두 연결된 또 다른 NMOS 트랜지스터의 게이트에는 리던던시 인에이블 신호가 인가되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990059452A KR100357182B1 (ko) | 1999-12-20 | 1999-12-20 | 반도체 메모리 장치의 리던던시 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990059452A KR100357182B1 (ko) | 1999-12-20 | 1999-12-20 | 반도체 메모리 장치의 리던던시 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010064964A true KR20010064964A (ko) | 2001-07-11 |
| KR100357182B1 KR100357182B1 (ko) | 2002-10-19 |
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ID=19627332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990059452A KR100357182B1 (ko) | 1999-12-20 | 1999-12-20 | 반도체 메모리 장치의 리던던시 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100357182B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100558056B1 (ko) * | 2004-11-03 | 2006-03-07 | 주식회사 하이닉스반도체 | 리던던시 퓨즈 제어 회로 및 이를 포함한 반도체 메모리소자 및 이를 이용한 리던던시 수행 방법 |
-
1999
- 1999-12-20 KR KR1019990059452A patent/KR100357182B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100558056B1 (ko) * | 2004-11-03 | 2006-03-07 | 주식회사 하이닉스반도체 | 리던던시 퓨즈 제어 회로 및 이를 포함한 반도체 메모리소자 및 이를 이용한 리던던시 수행 방법 |
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| Publication number | Publication date |
|---|---|
| KR100357182B1 (ko) | 2002-10-19 |
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