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Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement sowie auf ein Adressendecodierverfahren hierfür.
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Mit der Entwicklung von Personalcomputern und Multimediasystemen steigt der Bedarf für Hochgeschwindigkeits-Halbleiterspeicherbauelemente weiter an. Dementsprechend werden verschiedene Methoden entwickelt, die Betriebsgeschwindigkeit von Halbleiterspeicherbauelementen zu erhöhen. Um dies zu erreichen, ist es erforderlich, die Geschwindigkeit der Übertragung eines Signals über Datenpfade zu erhöhen, d. h. eines Schreibdatenpfades zum Schreiben vom Daten, die einer Speicherzelle von außen zugeführt werden, und eines Lesedatenpfades zum Lesen von in einer Speicherzelle gespeicherten Daten. Des weiteren ist es erforderlich, eine Speicherzelle mit hoher Geschwindigkeit auszuwählen, indem eine von außen zugeführte Adresse mit hoher Geschwindigkeit decodiert wird, insbesondere eine Zeilenadresse, um eine Zeile, d. h. eine Wortleitung, mit hoher Geschwindigkeit auszuwählen.
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1 zeigt in einer Blockdiagrammdarstellung ein Halbleiterspeicherbauelement mit einem herkömmlichen Zeilenadressendecoder. 2 zeigt ein Zeitsteuerungsdiagramm des Betriebs des in 1 dargestellten Halbleiterspeicherbauelementes. In diesem Halbleiterspeicherbauelement wird eine Zeilenadresse RAi für eine vorgegebene Zeitdauer eingegeben, d. h. um eine Adresseneinstellzeit tAS vor der Aktivierung eines externen Hauptsignals, d. h. eines Zeilenadressenabtastsignals RAS.
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Wie aus den 1 und 2 ersichtlich, aktiviert ein interner Hauptsignalgenerator 13 ein internes Hauptsignal PR in Reaktion auf die Aktivierung des Zeilenadressenabtastsignals RAS auf hohen Logikpegel. Ein Zeilenvordecoder 11 nimmt eine Vordecodierung der Zeilenadresse RAi vor, nachdem das interne Hauptsignal PR auf hohen Logikpegel aktiviert wurde, und aktiviert die vordecodierte Zeilenadresse DRAij auf hohen Logikpegel. Nachdem das interne Hauptsignal PR auf hohen Logikpegel aktiviert wurde, aktiviert ein Freigabesignalgenerator 15 ein Freigabesignal PNBLS nach Ablauf einer vorgegebenen Zeitdauer tF auf hohen Logikpegel. Ein Zeilenhauptdecoder 17 decodiert die vordecodierte Zeilenadresse DRAij, nachdem das Freigabesignal PNBLS auf hohen Logikpegel aktiviert wurde, und aktiviert ein Wortleitungsfreigabesignal NWEi auf hohen Logikpegel. Wenn das Wortleitungsfreigabesignal NWEi aktiviert wurde, wird eine zugehörige Wortleitung ausgewählt und aktiviert. Dementsprechend wird aus einem Speicherzellenfeld 19 eine zugehörige Speicherzelle ausgewählt.
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Da in dem in 1 gezeigten Halbleiterspeicherbauelement mit dem herkömmlichen Zeilenadressendecoder, wie oben beschrieben, der Zeilenvordecoder 11 eine Vordecodierung der Zeilenadresse RAi vornimmt, nachdem das in Reaktion auf das Zeilenadressenabtastsignal RAS generierte, interne Hauptsignal PR aktiviert wurde, und der Zeilenhauptdecoder 17 die vordecodierte Zeilenadresse DRAij decodiert, nachdem das durch Verzögerung des internen Hauptsignals PR um die vorgegegebene Zeitdauer tF generierte Freigabesignal PNBLS aktiviert wurde, wird von dem Zeitpunkt, zu dem das Zeilenadressenabtastsignal RAS aktiviert wurde, bis zu dem Zeitpunkt, zu dem das Wortleitungsfreigabesignal NWEi aktiviert wird, eine relativ lange Zeitspanne benötigt. Mit anderen Worten ist der Betrieb zur Auswahl der Zeile, d. h. der Wortleitung, relativ langsam. Dies verlangsamt den Betrieb für die Auswahl einer Speicherzelle insgesamt, was die Betriebsgeschwindigkeit des Halbleiterspeicherbauelementes beeinträchtigt.
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Die Offenlegungsschrift
EP 0 389 202 A2 offenbart einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) mit einem Speicherzellenfeld und zugehörigen peripheren Komponenten einschließlich eines von einem Zeilenadressenabtastsignal gesteuerten Wortleitungstreibers, eines mit diesem gekoppelten Zeilenadressendecoders, eines Spaltenadressendecoders, einer diesen Decodern vorgeschalteten Adressbuffer- und Vordecodereinheit sowie Taktgeneratormitteln, die vom Zeilenadressenabtastsignal und einem Spaltenadressenabtastsignal gesteuert werden. Jeweils ein Schalttransistor im Zeilenadressendecoder und im Wortleitungstreiber werden durch ein Rücksetzsignal gesteuert, das von einem Treibersignalgenerator des Wortleitungstreibers in Reaktion auf das Zeilenadressenabtastsignal erzeugt wird. Wenn das Rücksetzsignal auf niedrigen Pegel fällt, wird eine zugehörige Wortleitung in einen floatenden Zustand versetzt, um anschließend vorgeladen und gegebenenfalls ausgewählt werden zu können. Steigt das Rücksetzsignal wieder auf hohen Pegel, wird die Wortleitung entladen, d. h. zurückgesetzt.
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Die Patentschrift
US 5.808.959 offenbart einen statischen Speicher mit wahlfreiem Zugriff (SRAM) mit einem Speicherzellenfeld und zugehörigen peripheren Komponenten einschließlich eines Wortleitungtreibers, dem ein Adressenpuffer, ein Zeilen-Vordecoder, eine Zeilenadressen-Torsteuerschaltung, ein Zwischenspeicher und ein Zeilen-Hauptdecoder seriell vorgeschaltet sind. Die Zeilenadressen-Torsteuerschaltung leitet die vordecodierte Zeilenadresse an den Zwischenspeicher in Reaktion auf ein internes Taktsignal weiter, bei dem es sich typischerweise um das Inverse eines extern zugeführten Systemtaktsignals handelt. Der Wortleitungstreiber empfängt vom Zeilen-Hauptdecoder ein Wortleitungsauswahlsignal abhängig von den zugeführten Zeilenadressen, wobei der Wortleitungstreiber durch ein Wortleitungsfreigabesignal gesteuert wird, das von einer Steuersignalschaltung in Abhängigkeit von einem weiteren, aus dem externen Systemtaktsignal gewonnenen internen Taktsignal erzeugt wird. Dieser Decoderaufbau stellt eine sogenannte transparente Decoderschaltung dar, bei der eine extern zugeführte Adresse einer Selbstpufferung unterzogen und vor einer ansteigenden Flanke eines Taktsignals ohne weitere Beeinflussung durch ein entsprechendes Steuersignal vordecodiert und dann weiterverarbeitet wird.
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Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelementes mit einem Adressendecoder vergleichsweise hoher Geschwindigkeit sowie eines Adressendecodierverfahrens für ein solches Halbleiterspeicherbauelement zugrunde.
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Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelementes mit den Merkmalen des Anspruchs 1 sowie eines Adressendecodierverfahrens mit den Merkmalen des Anspruchs 4 oder 5. Bei diesem erfindungsgemäßen Halbleiterspeicherbauelement und diesem erfindungsgemäßen Adressendecodierverfahren ist die Zeitdauer, die vom Zeitpunkt der Aktivierung des externen Hauptsignals bis zum Zeitpunkt der Aktivierung des Wortleitungsfreigabesignals verstreicht, relativ kurz. Dadurch beschleunigt sich der Betrieb zur Auswahl einer Wortleitung, was den Vorgang der Auswahl einer Speicherzelle schneller macht. Im Ergebnis wird dadurch ein Betrieb des Halbleiterspeicherbauelementes mit vergleichsweise hoher Geschwindigkeit ermöglicht.
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Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen;
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1 ein Blockschaltbild eines Halbleiterspeicherbauelementes mit einem herkömmlichen Zeilenadressendecoder,
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2 ein Zeitstuerungsdiagramm des Betriebs eines herkömmlichen Zeilenadressendecoders, wie dem in 1 gezeigten Decoder,
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3 ein Blockschaltbild eines erfindungsgemäßen Halbleiterspeicherbauelementes,
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4 ein detaillierteres Blockschaltbild eines in 3 gezeigten Zeilenvordecoders,
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5 ein Schaltbild eines in 4 gezeigten Einheitsvordecoders,
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6 ein Schaltbild eines in 3 gezeigten Zeilenhauptdecoders und
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7 ein Zeitsteuerungsdiagramm des Betriebs des in 3 gezeigten, erfindungsgemäßen Halbleiterspeicherbauelementes.
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Nachfolgend werden bevorzugte Ausführungsformen der Erfindung ohne Beschränkung der Erfindung auf selbige näher erläutert, wobei gleiche Bezugszeichen und Signalbezeichnungen jeweils gleichartige Elemente bzw. Signale bezeichnen.
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Das in 3 dargestellte, erfindungsgemäße Halbleiterspeicherbauelement umfaßt einen Zeilenvordecoder 31, einen internen Signalgenerator 32, einen Zeilenhauptdecoder 35 und ein Speicherzellenfeld 37. Das erfindungsgemäße Halbleiterspeicherbauelement arbeitet nach einem erfindungsgemäßen Adressendecodierverfahren wie folgt.
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Wie aus den 3 und 7 hervorgeht, nimmt der Zeilenvordecoder 31 während des deaktivierten Zustands (hoher Logikpegel) eines Zeilenadressenabtastsignals RAS eine Vordecodierung einer Zeilenadresse RAi vor und puffert die vordecodierte Zeilenadresse DRAij, genauer gesagt während des deaktivierten Zustands (niedriger Logikpegel) eines internen Hauptsignals PR. Der Zeilenvordecoder 31 nimmt dabei die Vordecodierung der Zeilenadresse RAi während einer Adresseneinstellzeit tAS vor und puffert die vordecodierte Zeilenadresse DRAij. Die Zeilenadresse RAi stellt ein von außen eingegebenes oder intern generiertes Signal dar.
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Allgemein wird in einem Halbleiterspeicherbauelement die Zeilenadresse RAi eingegeben, bevor das Zeilenadressenabtastsignal RAS aktiviert wird, d. h. vor einem Übergang vom hohen auf den niedrigen Logikpegel während der Adresseneinstellzeit tAS, wie in dem Zeitsteuerungsdiagramm von 7 gezeigt und dem Fachmann geläufig.
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Der interne Signalgenerator 33 aktiviert in Reaktion auf die Aktivierung des Zeilenadressenabtastsignals RAS das interne Hauptsignal PR auf hohen Logikpegel, d. h. durch Sensierung des Übergangs vom hohen auf den niedrigen Logikpegel. Des weiteren aktiviert der interne Signalgenerator 33 unabhängig vom internen Hauptsignal PR ein Freigabesignal PNBLS auf hohen Logikpegel in Reaktion auf die Aktivierung des Zeilenadressenabtastsignals RAS.
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Der Zeilenhauptdecoder 35 aktiviert mittels Decodierung der vordecodierten Zeilenadresse DRAij ein Wortleitungsfreigabesignal NWEi auf hohen Logikpegel in Reaktion auf die Aktivierung des Freigabesignals PNBLS. Gemäß 3 antwortet der Zeilenhauptdecoder 35 auf die Aktivierung des Freigabesignals PNBLS. Der Zeilenhauptdecoder 35 kann aber die vordecodierte Zeilenadresse DRAij auch in Reaktion auf die Aktivierung des internen Hauptsignals PR decodieren.
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Wenn das Wortleitungsfreigabesignal NWEi aktiviert wurde, wird eine zugehörige, nicht gezeigte Wortleitung ausgewählt und aktiviert, so daß aus einem Speicherzellenfeld 37 eine zugehörige Speicherzelle ausgewählt wird.
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Beim obigen erfindungsgemäßen Halbleiterspeicherbauelement dauert es daher vom Zeitpunkt, zu dem das Zeilenadressenabtastsignal RAS aktiviert wird, bis zum Zeitpunkt, zu dem das Wortleitungsfreigabesignal NWEi aktiviert wird, nur eine kürzere Zeitdauer. Dies liegt daran, daß der Zeilenvordecoder 31 die Vordecodierung der Zeilenadresse RAi während des deaktivierten Zustands des Zeilenadressenabtastsignals RAS vornimmt, mit anderen Worten während des deaktivierten Zustands (niedrigen Logikpegels) des internen Hauptsignals PR, und daß der Zeilenhauptdecoder 35 die vordecodierte Zeilenadresse DRAij in Reaktion auf das Freigabesignal PNBLS decodiert. Dies bedeutet eine Beschleunigung des Vorgangs für die Auswahl der Zeile, d. h. der Wortleitung. Dementsprechend beschleunigt sich der Vorgang zur Auswahl einer Wortleitung für die Speicherzelle, was einen Betrieb des Halbleiterspeicherbauelementes mit vergleichsweise hoher Geschwindigkeit ermöglicht.
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4 zeigt den Zeilenvordecoder von 3 in einem detaillierteren Blockschaltbild. Wie daraus ersichtlich, beinhaltet der Zeilenvordecoder 3 Einheitsvordecoder 41, 43, 45 zur Vordecodierung zugehöriger Bits von Zeilenadressen RA[0:1], RA[2:4] und RA[5:6] während des deaktivierten Zustands des internen Hauptsignals PR und zum Zwischenspeichern zugehöriger, vordecodierter Zeilenadressen DRA01<0:3>, DRA234<0:7> und DRA56<0:3>. Die drei Einheitsvordecoder sind hierbei beispielhaft enthalten. Alternativ ist es möglich, nur einen oder zwei oder aber mehr als drei Einheitsvordecoder anzuordnen.
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5 zeigt ein Schaltbild eines Einheitsvordecoders von 4, hier beispielhaft des Einheitsvordecoders 41. Wie daraus ersichtlich, beinhaltet der jeweilige Einheitsvordecoder NAND-Gatter ND1 und ND2, Transmissionsgatter T1 und T2 sowie Zwischenspeicher L1 und L2.
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Das NAND-Gatter ND1 empfängt zusätzliche Bits RA0B und RA1B von Zeilenadressenbits RA0 und RA1 als Eingangssignal. Das Transmissionsgatter T1 überträgt das Ausgangssignal des NAND-Gatters ND1 während des deaktivierten Zustands, d. h. des Zustands mit niedrigem Logikpegel, des internen Hauptsignals PR. Der Zwischenspeicher L1 puffert das Ausgangssignal des Transmissionsgatters T1 und gibt das vordecodierte Zeilenadressenbit DRA01<0> ab.
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Das NAND-Gatter ND2 empfangt die Zeilenadressenbits RA0 und RA1 als Eingangssignal. Das Transmissionsgatter T2 überträgt das Ausgangssignal des NAND-Gatters ND2 während des deaktivierten Zustands, d. h. des Zustands mit niedrigem Logikpegel, des internen Hauptsignals PR. Der Zwischenspeicher L2 puffert das Ausgangssignal des Transmissionsgatters T2 und gibt das vordecodierte Zeilenadressenbit DRA01<3> ab.
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Mit anderen Worten nimmt der Einheitsvordecoder während des deaktivierten Zustands, d. h. des Zustands mit niedrigem Logikpegel, des internen Hauptsignals PR die Vordecodierung der Zeilenadressenbits RA<0:1> vor und puffert die zugehörigen vordecodierten Zeilenadressenbits DRA01<0:3>.
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6 zeigt ein Schaltbild des Zeilenhauptdecoders von 3. Wie daraus ersichtlich, beinhaltet der Zeilenhauptdecoder einen PMOS-Vorspannungstransistor P1 zum Vorspannen eines Knotens N mit einer Versorgungsspannung VDD in Reaktion auf ein Steuersignal PDPX, NMOS-Transistoren N1 bis N4, die seriell zwischen den Knoten N und eine Massespannung VSS eingeschleift sind, sowie einen Zwischenspeicher L3 zum Puffern des Wertes am Knoten N und Ausgeben des Wortleitungsfreigabesignals NWEi.
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Die vordecodierten Zeilenadressenbits DRA01<i>, i = 0 bis 3, werden an die Gate-Elektrode des NMOS-Transistors N1 angelegt. Die vordecodierten Zeilenadressenbits DRA234<i>, i = 0 bis 7, werden an die Gate-Elektrode des NMOS-Transistors N2 angelegt. Des weiteren werden die vordecodierten Zeilenadressenbits DRA56<i>, i = 0 bis 3, an die Gate-Elektrode des NMOS-Transistors N3 angelegt. Das Freigabesignal PNBLS wird an die Gate-Elektrode des NMOS-Transistors N4 angelegt.
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Speziell werden nun, wenn das Freigabesignal PNBLS auf einen hohen Logikpegel aktiviert wird und die vordecodierten Zeilenadressen DRA01<i>, DRA234<i> und DRA56<i> durch den Zeilenhauptdecoder auf einen hohen Logikpegel aktiviert werden, die NMOS-Transistoren N1 bis N4 leitend geschaltet, und der Knoten N gelangt auf niedrigen Logikpegel. Demgemäß wird das Ausgangssignal des Zwischenspeichers L3, d. h. das Freigabesignal NWEi der Wortleitung, auf einen hohen Logikpegel aktiviert.
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Wie oben angegeben, kann das interne Hauptsignal PR anstelle des Freigabesignals PNBLS an die Gate-Elektrode des NMOS-Transistors N4 angelegt werden, so daß der Zeilenhauptdecoder auf die Aktivierung des internen Hauptsignals PR reagieren kann.
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In dem erfindungsgemäßen Halbleiterspeicherbauelement nimmt der Zeilenvordecoder 31 während des deaktivierten Zustands des Zeilenadressenabtastsignals RAS eine Vordecodierung der Zeilenadresse RAi vor, d. h. speziell während des deaktivierten Zustands (des Zustands niedrigen Logikpegels) des internen Hauptsignals PR. Der Zeilenhauptdecoder 35 decodiert die vordecodierte Zeilenadresse DRAij in Reaktion auf das Freigabesignal PNBLS.
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Dementsprechend vergeht weniger Zeit vom Zeitpunkt der Aktivierung des Abtastsignals RAS bis zum Zeitpunkt der Aktivierung des Wortleitungsfreigabesignals NWEi. Mit anderen Worten wird der Vorgang der Auswahl der Zeile, d. h. der Wortleitung, schneller, so daß sich der Vorgang der Auswahl der Speicherzelle beschleunigen läßt. Im Ergebnis ermöglicht dies einen Betrieb des Halbleiterspeicherbauelementes mit relativ hoher Geschwindigkeit.
