JPS62291792A

JPS62291792A - ダイナミツク型半導体記憶装置

Info

Publication number: JPS62291792A
Application number: JP61136699A
Authority: JP
Inventors: Akita Hara; 原　明大
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-06-11
Filing date: 1986-06-11
Publication date: 1987-12-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の詳細な説明〔産業上の利用分野〕本発明はダイナミック型半導体記憶装置に関する。

〔従来の技術〕

現在のダイナミック型半導体記憶装置（以下ＤＲＡＭと
いう）におけるリフレッシュは、リフレッシュ期間（２
ｍｓあるいは４ｍｓ　）に対し、１２８回、あるいは２
５６回のリフレッシュ動作を必要としている。リフレッ
シュの動作は、メモリセルのデータをセンス増幅器によ
り再増幅するものであり、読出し書込み動作でも代用可
能である。また、従来のＤＲＡＭでは、リフレッシュア
ドレスカウンタを持っていないため、−ｍには入出力線
を高インピーダンスとしてリフレッシュを行う方法がと
られていた。

−ａにメモリセルアレイの構成は、正方形の形をとるこ
とが多いが、この時、例えば６４ｋＤＲＡＭの場合、メ
モリセルアレイは２５６列の構成となり、リフレッシュ
サイクルはこのままでは２５６回となる。６４ｋ　　Ｄ
ＲＡＭでは、このため第２図に示す、ようにメモリセル
アレイを２ブロツクに分け（６４行２５６列のメモリセ
ルアレイ４−１．４−’２又は４−３．４−４でそれぞ
れ一ブロックとする）リフレッシュを１２８回とする方
法をとった。この時、本来、アクセスされるべきセルを
含むブロックは、例えば４−１．４−２で構成される方
のブロックであり、４−３．４−４で構成される残りの
ブロックはセンス増幅器の動作は必要ないことになるが
、従来のＤＲＡＭでは読出し書込み動作あるいはＲＡＳ
オンリリフレッシュでのリフレッシュを行うために両方
のブロックを同時に動作させている。また、読出し書込
み動作時は、行アドレスの最上位ビットＡ７により、両
ブロックとのデータ入出力を制御している。

〔発明が解決しよう°とする問題点〕

上述したように、従来のダイナミック型半導体記憶装置
は、本来の読出し書込み動作に対し、不要であるブロッ
ク内のセンス増幅器を動作させているために消費電力を
よけいに必要とするという欠点があった。

本発明の目的は、消費電力の節減されたダイナミック型
半導体記憶装置を提供することにある。

〔問題点を解決するための手段〕

本発明のダイナミック型半導体記憶装置は、センス増幅
器を含む複数のメモリセルブロックと、チップ活性化ク
ロック、読出し書込み制御クロ・ツクの入力タイミング
あるいは専用のリフレッシュ信号により全ての前記メモ
リセルブロック内のセンス増幅器を動作させ、リフレッ
シュアドレスカウンタを制御してその内容により、リフ
レッシュを実行し、かつリフレッシュ以外の読出し書込
み動作時は、外部アドレス入力信号により選択されるメ
モリセルを含むメモリセルブロック内のセンス増幅器の
みを動作させるリフレッシュ制御回路を有するものであ
る。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の主要部のブロック図である
。

この実施例は、センス増幅器を含む第１．第２のメモリ
セルブロック１８−１．１８−２と、チップ活性化クロ
ック１９、読出し書込み制御クロック２０の入力タイミ
ングあるいは専用のリフレッシュ入力信号２１により第
１．第２のメモリセルブロック１８−１．１８−２内の
センス増幅器を動作させ、リフレッシュアドレスカウン
タ２３を制御してその内容により、リフレッシュを実行
し、かつリフレッシュ以外の読出し書込み動作時は外部
アドレス入力信号２２により選択されるメモリセルを含
むいずれか一方のメモリセルブロック内のセンス増幅器
のみを動作させるリフレッシュ制御回路１２を有するも
のである。

リフレッシュアドレスカウンタ２３は、リフレッシュア
ドレスをリフレッシュ制御回路１２の制御信号により、
アドレス人力バッファ１へ供給する。行デコーダ２には
下位アドレスＡ。−Ａ７が入力され、第１．第２のメモ
リセルブロック内の１つの行を選択し、この後センス増
幅器が動作する。列デコーダ３は上位アドレスＡ８〜Ａ
、５により、すでに行アドレスにより選択された例えば
２５６個のメモリセルデータの中の１つを選択する。１
３−１．１３−２は、この行アドレスにより、センス増
幅器を駆動するセンス増幅器駆動信号であり、１４−１
．１４−２は行デコーダからの行選択信号である。

リフレッシュ制御回路１２は、行デコーダ２を制御し下
位アドレスＡ。−Ａ７で選択されたメモリセルブロック
のみを活性化し、入出力動作を行わせる。また、１５は
チップ活性化クロ・ツク１つにより、読み出し書込み動
差を制御するタイミング発生器、１１は読み出し書込み
制置回路である。

次に、実施例の動作について説明する。

リフレッシュ入力信号２１により、リフレッシュ制御回
路１２はリフレッシュアドレスカウンタ２３を動作させ
リフレッシュアドレス（Ａ　ｏ〜Ａｃ、のアドレスで、
これは２つのメモリセルプロ・ツク共通）をアドレス人
力バッファｌを経由して、行デコーダ２へ入力する。こ
の後、リフレッシュ制御回路１２は、行デコーダ２を制
御しアドレスに該当する行を選択させ、さらにセンス増
幅器を活性化させ２つのメモリセルブロック内のメモリ
セルのリフレッシュを同時に行う。

一方、チップ活性化クロック１９が入力されて読み出し
書き込み動作が実行される。すなわち、リフレッシュ制
御が行われない場合は、外部アドレス入力信号２２によ
ってアドレスＡｏ〜Ａ７が行デコーダ２に入力されいず
れか一方のメモリブロック内の行を選択し、読み出し書
き込み動作を行う、リフレッシュ制御回路１２は非選択
側のメモリブロックを非活性とするよう行デコーダ２を
制御する。

〔発明の効果〕

以上説明した様に本発明は、リフレッシュ時以外は必要
とするメモリセルブロックのみの動作を行うリフレッシ
ュ制御回路を設けることにより、実際の読み出し／′書
き込み動作時に全ブロック同時動作を行わせる従来のも
のに比較し、ダイナミック型半導体装置の消費電力を節
減できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の主要部のブロック図、第２
図は従来例の主要部のブロック図である。１・・・アドレス人力バッファ、１−１・・・行アドレ
スバッファ、１−２・・・列アドレスバッファ、２゜２
−１〜２−４・・・行デコーダ、３．３−１〜３−４・
・・列デコーダ、４−１〜４−４・・・メモリセルアレ
イ、５−１〜５−２・・・センス増幅器、６，７・・・
クロック発生器、８・・・書込みクロック、９・・・デ
ータ人力バッファ、１０・・・Ｉ１０選択器、１１・・
・出力バッファ、１２・・・リフレッシュ制御回路、１
３−１．１３−２・・・センス増幅器駆動信号、１４−
１．１４−２・・・行選択信号、１５・・・タイミング
発生器、１６・・・読出し書込み制御回路、１７・・・
行デコーダ制御信号、１８−１・・・第１のメモリセル
ブロック、１８−２・・・第２のメモリセルプロ・ツク
、１９・・・チップ活性化クロック、２０・・・読出し
書込み制御クロック、２１・・・リフしツシュ入力信号
、２２・・・外部アドレス入力信号、２３・・・リフレ
ッシュアドレスカウンタ。

Claims

【特許請求の範囲】

センス増幅器を含む複数のメモリセルブロックと、チッ
プ活性化クロック、読出し書込み制御クロックの入力タ
イミングあるいは専用のリフレッシュ信号により全ての
前記メモリセルブロック内のセンス増幅器を動作させ、
リフレッシュアドレスカウンタを制御してその内容によ
り、リフレッシュを実行し、かつリフレッシュ以外の読
出し書込み動作時は、外部アドレス入力信号により選択
されるメモリセルを含むメモリセルブロック内のセンス
増幅器のみを動作させるリフレッシュ制御回路を有する
ことを特徴とするダイナミック型半導体記憶装置。