JPH0612621B2 - ダイナミツクｒａｍ - Google Patents
ダイナミツクｒａｍInfo
- Publication number
- JPH0612621B2 JPH0612621B2 JP61016275A JP1627586A JPH0612621B2 JP H0612621 B2 JPH0612621 B2 JP H0612621B2 JP 61016275 A JP61016275 A JP 61016275A JP 1627586 A JP1627586 A JP 1627586A JP H0612621 B2 JPH0612621 B2 JP H0612621B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- memory cell
- address
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミックＲＡＭに関し、特にニブル・モー
ド・アクセス機能を有するダイナミックＲＡＭのリフレ
ッシュ動作に関する。
ド・アクセス機能を有するダイナミックＲＡＭのリフレ
ッシュ動作に関する。
従来のニブル・モード・アクセス機能を有するダイナミ
ックＲＡＭの内部構成例を第３図に示す。第３図におい
て１はメモリ・セル、２はセンス・アンプ、３はロウ・
デコーダ、４はカラム・デコーダ、５はアドレス入力、
６はアドレス・ラッチ、７はロウ・アドレス信号、８は
カラム・アドレス信号、９はワード線、１０はビット
線、１２はタイミング制御回路、１３はロウ・アドレス
・ストローブ入力、１４はカラム・アドレス・ストロー
ブ入力、１５はリード／ライト制御入力、１６はアドレ
ス・ラッチ制御信号、２０はリード／ライト・タイミン
グ制御回路、２２はニブル制御回路、２３はニブル制御
信号、２４はデータ・セレクタ、２５は入出力制御信
号、２６は入出力バッファ、２７はデータ入出力であ
る。
ックＲＡＭの内部構成例を第３図に示す。第３図におい
て１はメモリ・セル、２はセンス・アンプ、３はロウ・
デコーダ、４はカラム・デコーダ、５はアドレス入力、
６はアドレス・ラッチ、７はロウ・アドレス信号、８は
カラム・アドレス信号、９はワード線、１０はビット
線、１２はタイミング制御回路、１３はロウ・アドレス
・ストローブ入力、１４はカラム・アドレス・ストロー
ブ入力、１５はリード／ライト制御入力、１６はアドレ
ス・ラッチ制御信号、２０はリード／ライト・タイミン
グ制御回路、２２はニブル制御回路、２３はニブル制御
信号、２４はデータ・セレクタ、２５は入出力制御信
号、２６は入出力バッファ、２７はデータ入出力であ
る。
ニブル・モード・アクセス機能は複数ビット（第３図の
例では４ビット）のデータを高速にアクセスする機能で
ある。つまり、一度ロウ・アドレス信号７とカラム・ア
ドレス信号８が決定されると（ロウ・アドレス信号７と
カラム・アドレス信号８はそれぞれロウ・アドレス・ス
トローブ入力１３とカラム・アドレス・ストローブ入力
１４によってアドレス・ラッチ６にラッチされる。）メ
モリ・セル１中の４ビットが同時に選択されるので、４
ビット分のアクセスを高速に実行できることになる。
（４ビットのデータの切り換えは、カラム・アドレス・
ストローブ入力１４によって制御される。） 第３図の例でリフレッシュ動作な以下の手順で実行され
る。
例では４ビット）のデータを高速にアクセスする機能で
ある。つまり、一度ロウ・アドレス信号７とカラム・ア
ドレス信号８が決定されると（ロウ・アドレス信号７と
カラム・アドレス信号８はそれぞれロウ・アドレス・ス
トローブ入力１３とカラム・アドレス・ストローブ入力
１４によってアドレス・ラッチ６にラッチされる。）メ
モリ・セル１中の４ビットが同時に選択されるので、４
ビット分のアクセスを高速に実行できることになる。
（４ビットのデータの切り換えは、カラム・アドレス・
ストローブ入力１４によって制御される。） 第３図の例でリフレッシュ動作な以下の手順で実行され
る。
まず、ロウ・アドレス・ストローブ入力１３により、ア
ドレス入力５より入力されたリフレッシュ・アドレス
（ロウ・アドレス）がアドレス・ラッチ６にラッチさ
れ、ロウ・アドレス信号７がロウ・デコーダ３に送出さ
れる。次に、ロウ・デコーダ３によってワード線９のう
ち１本が選択され、メモリ・セル１中の１列が選ばれ
る。選ばれたメモリ・セルの情報はセンス・アンプ２に
より増幅されリフレッシュが実行される。
ドレス入力５より入力されたリフレッシュ・アドレス
（ロウ・アドレス）がアドレス・ラッチ６にラッチさ
れ、ロウ・アドレス信号７がロウ・デコーダ３に送出さ
れる。次に、ロウ・デコーダ３によってワード線９のう
ち１本が選択され、メモリ・セル１中の１列が選ばれ
る。選ばれたメモリ・セルの情報はセンス・アンプ２に
より増幅されリフレッシュが実行される。
上述した従来のダイナミックＲＡＭは、記憶情報の保持
のためリフレッシュ動作を実行する必要があるので、リ
フレッシュ動作を行なっている間はデータのリード／ラ
イト動作が行なえないという欠点と、リフレッシュ動作
を制御する回路を外部に設けなければならないという欠
点がある。
のためリフレッシュ動作を実行する必要があるので、リ
フレッシュ動作を行なっている間はデータのリード／ラ
イト動作が行なえないという欠点と、リフレッシュ動作
を制御する回路を外部に設けなければならないという欠
点がある。
本発明のダイナミックＲＡＭは、メモリセルと、前記メ
モリセルから読み出された複数のデータ受けこれらデー
タの中から所定数のデータをカラムアドレスに対応して
選択して出力するカラムデコーダと、前記カラムデコー
ダの出力をラッチするデータラッチと、このデータラッ
チにデータがラッチされている間に前記メモリセル内の
他のワード線を選択して当該ワード線に接続されている
メモリセルをリフレッシュする手段とを備えたことを特
徴とする。
モリセルから読み出された複数のデータ受けこれらデー
タの中から所定数のデータをカラムアドレスに対応して
選択して出力するカラムデコーダと、前記カラムデコー
ダの出力をラッチするデータラッチと、このデータラッ
チにデータがラッチされている間に前記メモリセル内の
他のワード線を選択して当該ワード線に接続されている
メモリセルをリフレッシュする手段とを備えたことを特
徴とする。
次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例の内部構成図である。第１図におい
て、１はメモリ・セル、２はセンス・アンプ、３はロウ
・デコーダ、４はカラム・デコーダ、５はアドレス入
力、６はアドレス・ラッチ、７はロウ・アドレス信号、
８はカラム・アドレス信号、９はワード線、１０はビッ
ト線、１１はデータ・ラッチ、１２はタイミング制御回
路、１３はロウ・アドレス・ストローブ入力、１４はカ
ラム・アドレス・ストローブ入力、１５はリード／ライ
ト制御入力、１６はアドレス・ラッチ制御信号、１７は
リフレッシュ・カウンタ更新信号、１８はロウ・アドレ
ス選択信号、１９はデータ・ラッチ制御信号、２０はリ
ード／ライト・タイミング制御回路、２１はリフレッシ
ュ・タイミング制御回路、２２はニブル制御回路、２３
はニブル制御信号、２４はデータ・セレクタ、２５は入
出力制御信号、２６は入出力バッファ、２７はデータ入
出力、２８はリフレッシュ・カウンタである。
は本発明の一実施例の内部構成図である。第１図におい
て、１はメモリ・セル、２はセンス・アンプ、３はロウ
・デコーダ、４はカラム・デコーダ、５はアドレス入
力、６はアドレス・ラッチ、７はロウ・アドレス信号、
８はカラム・アドレス信号、９はワード線、１０はビッ
ト線、１１はデータ・ラッチ、１２はタイミング制御回
路、１３はロウ・アドレス・ストローブ入力、１４はカ
ラム・アドレス・ストローブ入力、１５はリード／ライ
ト制御入力、１６はアドレス・ラッチ制御信号、１７は
リフレッシュ・カウンタ更新信号、１８はロウ・アドレ
ス選択信号、１９はデータ・ラッチ制御信号、２０はリ
ード／ライト・タイミング制御回路、２１はリフレッシ
ュ・タイミング制御回路、２２はニブル制御回路、２３
はニブル制御信号、２４はデータ・セレクタ、２５は入
出力制御信号、２６は入出力バッファ、２７はデータ入
出力、２８はリフレッシュ・カウンタである。
第１図において、リフレッシュ動作は以下の手順で実行
される。
される。
まず、ロウ・アドレス信号７とカラム・アドレス信号８
が入力されて（ロウ・アドレス信号７とカラム・アドレ
ス信号８はそれぞれロウ・アドレス・ストローブ入力１
３とカラム・アドレス・ストローブ入力１４によってア
ドレス・ラッチ６にラッチされる。）、ニブル・モード
・リード動作が開始され、ロウ・デコーダ３とカラム・
デコーダ４によりメモリ・セル１中の４ビットが選択さ
れる。次に、この４ビットのデータはリード／ライト・
タイミング制御回路２０より送出されるデータ・ラッチ
制御信号１９によってデータ・ラッチ１１にラッチされ
る。その後、ラッチされたデータは従来のニブル・モー
ド・リード動作と同じタイミングで出力される。４ビッ
トのデータがデータ・ラッチ１１にラッチされた後メモ
リ・セル１はニブル・モード・リード動作と独立に動作
できるので、ここで、リフレッシュ動作を行なう。すな
わち、４ビットのデータがデータ・ラッチ１１にラッチ
される現在選択されているワード線９のメモリ・セルを
プリ・チャージした後、リフレッシュ・タイミング制御
回路２１より送出されるロウ・アドレス選択信号１８に
より、リフレッシュ・カウンタ２８より入力されるリフ
レッシュ・アドレスにロウ・アドレスを切り換える。こ
れによりワード線９のうち１本が選択され、選ばれたメ
モリ・セル１中の１列がセンス・アンプ２によりリフレ
ッシュされる。リフレッシュ動作が完了するとリフレッ
シュ・タイミング制御回路２１はリフレッシュ・カウン
タ更新信号１７を送出し、リフレッシュ・カウンタ２８
の内容を＋１更新する。
が入力されて（ロウ・アドレス信号７とカラム・アドレ
ス信号８はそれぞれロウ・アドレス・ストローブ入力１
３とカラム・アドレス・ストローブ入力１４によってア
ドレス・ラッチ６にラッチされる。）、ニブル・モード
・リード動作が開始され、ロウ・デコーダ３とカラム・
デコーダ４によりメモリ・セル１中の４ビットが選択さ
れる。次に、この４ビットのデータはリード／ライト・
タイミング制御回路２０より送出されるデータ・ラッチ
制御信号１９によってデータ・ラッチ１１にラッチされ
る。その後、ラッチされたデータは従来のニブル・モー
ド・リード動作と同じタイミングで出力される。４ビッ
トのデータがデータ・ラッチ１１にラッチされた後メモ
リ・セル１はニブル・モード・リード動作と独立に動作
できるので、ここで、リフレッシュ動作を行なう。すな
わち、４ビットのデータがデータ・ラッチ１１にラッチ
される現在選択されているワード線９のメモリ・セルを
プリ・チャージした後、リフレッシュ・タイミング制御
回路２１より送出されるロウ・アドレス選択信号１８に
より、リフレッシュ・カウンタ２８より入力されるリフ
レッシュ・アドレスにロウ・アドレスを切り換える。こ
れによりワード線９のうち１本が選択され、選ばれたメ
モリ・セル１中の１列がセンス・アンプ２によりリフレ
ッシュされる。リフレッシュ動作が完了するとリフレッ
シュ・タイミング制御回路２１はリフレッシュ・カウン
タ更新信号１７を送出し、リフレッシュ・カウンタ２８
の内容を＋１更新する。
以上説明したリフレッシュ動作のタイミングを第２図に
示す。
示す。
第２図に示すように、本発明によるリフレッシュ動作は
ニブル・モード・リード動作を実行している期間中に行
なうことができる。
ニブル・モード・リード動作を実行している期間中に行
なうことができる。
以上説明したように、本発明はニブル・モード・アクセ
スを実行している際に、内部で自動的にリフレッシュ動
作を行なうようにしたものであり、これにより、外部に
リフレッシュ動作を制御する回路を設ける必要がなくな
るという効果と、リフレッシュ動作によりデータのリー
ド／ライト動作が行なえないという欠点を除去できると
いう効果がある。
スを実行している際に、内部で自動的にリフレッシュ動
作を行なうようにしたものであり、これにより、外部に
リフレッシュ動作を制御する回路を設ける必要がなくな
るという効果と、リフレッシュ動作によりデータのリー
ド／ライト動作が行なえないという欠点を除去できると
いう効果がある。
第１図は本発明の一実施例の内部構成図、第２図は第１
図の例のリフレッシュ動作のタイミング図、第３図は従
来のニブル・モード・アクセス機能を有するがダイナミ
ックＲＡＭの内部構成例である。 １……メモリ・セル、２……センス・アップ、３……ロ
ウ・デコーダ、４……カラム・デコーダ、５……アドレ
ス入力、６……アドレス・ラッチ、７……ロウ・アドレ
ス信号、８……カラム・アドレス信号、９……ワード
線、１０……ビット線、１１……データ・ラッチ、１２
……タイミング制御回路、１３……ロウ・アドレス・ス
トローブ入力、１４……カラム・アドレス・ストローブ
入力、１５……リード／ライト制御入力、１６……アド
レス・ラッチ制御信号、１７……リフレッシュ・カウン
タ更新信号、１８……ロウ・アドレス選択信号、１９…
…データ・ラッチ制御信号、２０……リード／ライト・
タイミング制御回路、２１……リフレッシュ・タイミン
グ制御回路、２２……ニブル制御回路、２３……ニブル
制御信号、２４……データ・セレクタ、２５……入出力
制御信号、２６……入出力バッファ、２７……データ入
出力、２８……リフレッシュ・カウンタ。
図の例のリフレッシュ動作のタイミング図、第３図は従
来のニブル・モード・アクセス機能を有するがダイナミ
ックＲＡＭの内部構成例である。 １……メモリ・セル、２……センス・アップ、３……ロ
ウ・デコーダ、４……カラム・デコーダ、５……アドレ
ス入力、６……アドレス・ラッチ、７……ロウ・アドレ
ス信号、８……カラム・アドレス信号、９……ワード
線、１０……ビット線、１１……データ・ラッチ、１２
……タイミング制御回路、１３……ロウ・アドレス・ス
トローブ入力、１４……カラム・アドレス・ストローブ
入力、１５……リード／ライト制御入力、１６……アド
レス・ラッチ制御信号、１７……リフレッシュ・カウン
タ更新信号、１８……ロウ・アドレス選択信号、１９…
…データ・ラッチ制御信号、２０……リード／ライト・
タイミング制御回路、２１……リフレッシュ・タイミン
グ制御回路、２２……ニブル制御回路、２３……ニブル
制御信号、２４……データ・セレクタ、２５……入出力
制御信号、２６……入出力バッファ、２７……データ入
出力、２８……リフレッシュ・カウンタ。
Claims (1)
- 【請求項１】メモリセルと、前記メモリセルから読み出
された複数のデータ受けこれらデータの中から所定数の
データをカラムアドレスに対応して選択して出力するカ
ラムデコーダと、前記カラムデコーダの出力をラッチす
るデータラッチと、このデータラッチにデータがラッチ
されている間に前記メモリセル内の他のワード線を選択
して当該ワード線に接続されているメモリセルをリフレ
ッシュする手段とを備えたことを特徴とするダイナミッ
クＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61016275A JPH0612621B2 (ja) | 1986-01-27 | 1986-01-27 | ダイナミツクｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61016275A JPH0612621B2 (ja) | 1986-01-27 | 1986-01-27 | ダイナミツクｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62173693A JPS62173693A (ja) | 1987-07-30 |
| JPH0612621B2 true JPH0612621B2 (ja) | 1994-02-16 |
Family
ID=11911993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61016275A Expired - Lifetime JPH0612621B2 (ja) | 1986-01-27 | 1986-01-27 | ダイナミツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612621B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220294A (ja) * | 1982-06-16 | 1983-12-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS60197997A (ja) * | 1984-03-21 | 1985-10-07 | Hitachi Ltd | 半導体記憶装置 |
-
1986
- 1986-01-27 JP JP61016275A patent/JPH0612621B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62173693A (ja) | 1987-07-30 |
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