JPH02281497A - ダイナミック型半導体記憶素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミック型半導体δＣ憶素子に関し、Ｉ＃
にチップ内にリフレッシュ・アドレス・カウンタを有す
る半導体記憶素子に関する。

〔従来の技術〕

従来、この棟のダイナミック型半導体記憶素子（以下Ｄ
ＲＡＭ）におけるメモリセルのアクセス方法は、例えば
メモリセルがＭ行（ロウ）ＸＮ列（カラム）購成のＤＲ
ＡＭにおいては、チップ活性化信号が活性化されるとま
ずＭ行の中より１行が選択され、次ＫＮ個のセンスアン
プが、同時に活性化される。１性分Ｎ個のメモリセルは
、へ個のセンスアンプにより、増幅され、リードであれ
ば列アドレス入力によりＮ個の中の１つのメモリセルが
、データ出力端子と接続される。

一方、ライトであれば、データ入力が列アドレス入力に
より選択されるメモリセルへ書き込まれることになる。

したがって、列アドレスにより選択されない他のセルに
接続されるセンスアンプについては、本来必要としない
動作をさせていることになる。これは、リード、ライト
動作を、メモリセルのリフレッシ為の動作の一部として
肩がわりさせるという考え方に基づいている。さらに、
従来技術による製品は、その大半が行・列アドレス２回
に分けて入力する方式であり、列アドレスがとり込まれ
、有効となる頃には、すでに行アドレスによる行選択が
開始されており、この時点で列アドレスによる動作の中
断が事実上、無理であるという点くも起因している。

〔発明が解決しようとする課題〕

前述した従来のダイナミック回路においては、リード、
ライト動作中は、本来不必要である領域のセンスアンプ
、他の周辺回路を動作させているので、動作電流が大き
くなってしまうという欠点がある。また不必要である領
域のりフレツシエは、本来のりフレッシ為専用サイクル
で行うべきであり、そのための機能は、リフレツシエ専
用タイミングあるいは専用入力をもつことで容易に実現
されえる。

本発明の目的は、前記欠点が解決され、不必要領域の動
作電流を省いたダイナミック型半導体記憶素子を提供す
ることにある。

〔課題を解決するための手段〕

本発明のダイナミック型半導体記憶素子の構成は、チッ
プ活性化信号を活性化する時にとり込まれる列アドレス
情報をデコードして行デコーダおよびセンスアンプの分
割活性化制御信号を発生する回路と、前記回路からの制
御信号により、デコード動作を制御する前記行デコーダ
およびセンスアップと外部からのリフレッシュ要求信号
によりリフレッシ為を実行しかつリフレッシュ実行期間
中の行デコーダおよびセンスアンプ分割活性化制御信号
発生回路を制御する信号を発生するりフレッシ二制御回
路とを備えたことを特徴とする。

〔寿施例〕

次に図面を参照しながら本発明を説明する。

第１図は本発明の一実施例のダイナミック型半導体記憶
素子を示す回路ブロック図である。

第１図に訃いて、本実施例は、１６にビット（１６ｋＸ
１＠成）のＤＲＡＭであり、タイミング制御回路１は、
チップ活性化信号（以下ＣＥ）、及びリード・ライト信
号（以下Ｒ／Ｗ）の入力により、行アドレスバツフア５
１列アドレスバッファ６のアドレス人力バッファの活性
化、及びそれに続くセンスアンプの活性化を制御するタ
イミングを発生する回路である。リフレッシュ制御回路
２は、チップ活性化信号ＣＥが非活性のとき、リフレッ
シュ制御入力（以下ＲＦＳＨ）を活性化すると、リフレ
ッシ為アドレスカウンタ９のアドレスを用いて、リフレ
ッシユを実行する回路である。

四つのメモリセルアレイ３１，３２，３３．３４は、各
々６４行×６４列のメモリセルである。二つの行デコー
ダ４１．４２は、リード／ライト動作時は、制御回路７
の行デコーダーセンスアンプ選択信号により、どちらか
一方のみ活性化される。

データＡｏ”Ａ＠をとり込む行アドレスＩくツコア５は
、リード／ライト動作時には外部アドレスを、ＲＦＳＨ
Ｅよるリフレッシ為時くばりフレツシ為アドレスカウン
タ９よりのアドレスをとり込む。

データＡ１〜Ａ１ｇをとり込む列アドレスノ（ソファ６
ハ、データＡｌｓをセンスアンプの行デコーダ選択活性
化制御回路７へ出力する。制御回路７は、列アドレス・
バッファ６のアドレス出力をうけて、センスアンプ・行
デコーダ選択活性化信号を、行デコーダ４１．４２、及
びセンスアンプ８１゜８２に出力する。

以上のような構成をとるときの動作を次に説明する。ま
ず、リード／ライト動作、即ちＣＥ。

Ｒ／Ｗ信号が入力され、アドレスが入力されると、列ア
ドレス・バッファ６のデータＡｓｓ出力は、制御回路７
に入力される。このとき、行デコーダ４１．４２．セン
スアップ８１．８２は、制御回路７の選択信号によりど
ちらか一方が選択され、タイミング制御回路ｌの制御信
号をうけて、メモリセル選択動作を行う。この時の行デ
コーダ４１゜４２、メモリセルアレイ３１．３２．３３
，３４セ／スアンプ８１．８２の関係を第２図に示す。

８ｇ２図において、リード／ライト動作時は、制御回路
７よりの選択信号により、行デコーダ４１とセンスアン
グｓ１．行デコーダ４１とセンスアンプ８２．どちらか
一方が選択活性化されるニセンスアンプの動作自体は、
例えばＡ１３人力により、Ｂブロック１０でなく、Ａブ
ロック９が選択されると、行デコーダ４１よりのワード
線選択信号（デコーダ出力）が、ワード線（１）乃至（
６４）のうちどれか１つのワード線に供給される。この
後、データ線上のデータをセンスアンプが増幅するとい
うシーケンスをとる。

一方、リフレッシ工人力によるリフレッシェ動作におい
ては、制御回路７自体が非活性とされるため、行デコー
ダ４１，４２．センスアンプ８１゜８２と本来動作すべ
き部分は全て活性化される。

このため、リフレッシェ回数を増加させず、−度に１２
８個のメモリセル（同一のワード線上）のりフレッシユ
が行える。従って、リード／ライト動作中の消費電流は
、動作を停止させるセンスアンプ、行デコーダが消費す
る分だけ小さくおさえることが可能となる。

本実施例のＤＲＡＭは、チップ活性化信号を活性化させ
九時点でとり込まれる行及び列アドレス入力のうち、列
アドレス入力をデコードし、この結果を用いて、センス
アンプ、及び行デコーダよりの行選択！（以下ワードＩ
Ｍ）の部分選択を行うセンスアンプ・ワード線選択活性
化信号発生回路を有しているおり、 この回路は、リフレッシ３回ＭＫよるリフレッシュ実行
時には非活性となり、リフレッシエアドレス（行アドレ
ス）による１行分のりフレッシ凰が行なわれる。

〔発明の効果〕

以上説明したように、本発明は、列アドレスの１部をデ
コードしてその信号を行アドレスデコーダ、センスアン
プを分割制御信号とすることで、標準のリフレッシ−回
数（１６に、６４にでは、１２８回／２ｍｓ、２５６に
では２５６Ｄｏ／４ｍｓ、ＩＭでは５１２回／８ｍ５）
を増加させることなく実行でき、かつリード／ライト中
は従来不要にアクセスしていた領域で消費する電流を抑
えることができ、より低消費電力で動作するという効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例のダイナミック型半導体記憶
素子を示す回路ブロック図、第２図は第１図の回路を詳
ＭＥ示した回路ブロック図である。 ｌ・・・・・・タイミング制御回路、２・・・・・・リ
フレッシュ制御回路、３・・・・・・メモリセル、３１
．３２゜３３．３４・・・・・・メモリセルアレイ、４
１．４２・・・・・・行デコーダ、５・・・・・・行ア
ドレスバッファ、６・・・・・・列アドレスバッファ、
７・・・・・・行デコーダ・センスアンプ選択活性化制
御回路、８１．８２・・・・・・センスアンプ、９・・
・・・・す７レツシエアドレスカウンタ。 代理人　弁理士　　　内　原　　　晋 味

Claims (1)

【特許請求の範囲】
1. チップ活性化信号を活性化する時にとり込まれる列アド
   レス情報をデコードして行デコーダおよびセンスアンプ
   の分割活性化制御信号を発生する回路と、前記回路から
   の制御信号により、デコード動作を制御する前記行デコ
   ーダおよびセンスアンプと、外部からのリフレッシュ要
   求信号によりリフレッシュを実行しかつリフレッシュ実
   行期間中の行デコーダおよびセンスアンプ分割活性化制
   御信号発生回路を制御する信号を発生するリフレッシュ
   制御回路とを備えたことを特徴とするダイナミック型半
   導体記憶素子。