JPH0196894A - ダイナミック形記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ダイナミック形記憶装置に関するものである
。

従来の技術 近年、ダイナミック形記憶装置は、ますます高集積化さ
れ、同時に低消費電流という課題においても様々な工夫
がなされている。

以下に従来のダイナミック形記憶装置の基本概念につい
て説明する。

第４図は、従来のダイナミック形記憶装置の基本的構成
図であり、１はメモリセルマトリクス、２はワード線、
３はビット線、４はセンスアンプ群、５．６はそれぞれ
Ｘ、Ｙアドレスデコーダ、Ａφ〜Ａｎ−Ｉはアドレス入
力、φは制御クロック信号、１１〜１６は論理積（ＡＮ
Ｄ）回路である。

以上のように構成されたダイナミック形記憶装置につい
て、その動作を簡単に説明する。

制御クロック信号φをアクティブにすることによって、
Ｘ、Ｙアドレス信号がとり込まれ、それぞれＸ、Ｙアド
レスデコーダによってデコードされる。これによってＸ
方向のワードライン２が選択され、同一ワードライン上
のメモリセルのデータが、それぞれに属するビットライ
ン３を伝わり、センスアンプ群４によって増幅され、こ
のうちの特定のビットラインを選択し、データの入出力
を行うしくみになっている。

ところで、ダイナミック形記憶装置は、一般に記憶情報
の保持のために周期的にリフレッシュ動作が必要である
。通常のリフレッシュの方法としては、第２図のダイナ
ミック形記憶装置において、ビットラインを選択するた
めのＹアドレス信号は固定しておき、ワード線を選択す
るＸアドレス信号を順次変化してゆき、それぞれのＸア
ドレス信号に対応する特定行のメモリセルについて、セ
ンスアンプによる増幅および再書込みを行っていた。つ
まり、アドレス信号はＸアドレス信号のみ変化させれば
よく、Ｙアドレス信号は変化させる必要はない。アドレ
スデコーダも、Ｘアドレスデコーダのみ動作すればよ＜
、Ｙアドレスデコーダの動作は必要ない。

発明が解決しようとする問題点 ところが、第４図のような従来の構成では、制御クロッ
ク信号φによってＸ、Ｙアドレスデコーダを同時に動作
させていたので、リフレッシュ時においてもＹアドレス
デコーダが動作し、それに伴って余分な消費電流が流れ
るという問題点を有している。

本発明は、上記従来の問題点を解決するもので、リフレ
ッシュ動作時には、不必要なＹアドレスデコーダの動作
を禁止させ、デコード動作における余分な消費電流をな
くすことのできるダイナミック形記憶装置を提供するこ
とを目的とする。

問題点を解決するための手段 この目的を達成するために本発明のダイナミック形記憶
装置は、Ｎ個−のアドレス入力中に１個のコントロール
ビットを設け、１つの制御クロックと前記コントロール
ビットによって第１のＡＮＤ回路を構成し、前記コント
ロールビット以外の残りのアドレス入力はそれぞれ前記
制御クロックとで第２〜第ＮのＡＮＤ回路を構成し、前
記第２〜第ＮのＡＮＤ回路の出力を２つのグループに分
割し、第１のグループの出力は第１のアドレスデコーダ
に接続し、第２のグループの出力はそれぞれ前記第１の
ＡＮＤ回路の出力とでさらにＡＮＤ回路を構成し、その
出力を第２のアドレスデコーダに接続した構成を有して
いる。

作用 この構成によって、コントロールビットの設定でＹアド
レスデコーダの動作を制御することができ、リフレッシ
ュ時にはＹアドレスデコーダの動作を禁止させ、余分な
消費電流をなくすことができる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は、本発明の方式により構成されるダイナミック
形記憶装置の回路例である。

第１図において、φは制御クロック、Ａφ〜Ａｎ−１は
アドレス人力（Ａφはコントロールピッ））、１１〜２
０は２人力のＡＮＤ回路、６１〜６５は内部アドレス信
号、５１〜Ｓ２はアドレスデコーダである。

以上のように構成された本実施例のダイナミック形記憶
装置について以下その動作を説明する。

まず、制御り凸ツクφがアクティブになることにより、
Ａφ〜Ａｎ−Ｉのアドレス入力が、制御クロックφとの
ＡＮＤをとって内部にとり込まれる。

このうちＡφはコントロールビットとして働き、他のア
ドレス入力のうちＡ１〜Ａｋは制御クロックφとのＡＮ
Ｄによって内部アドレス信号６１〜６３を発生し、これ
によってアドレスデコーダ５１が起動される。残りのア
ドレス入力Ａｋ＋１〜Ａｎ−Ｉは制御クロックφとのＡ
ＮＤをとり、さらに、コントロールビットＡφと制御ク
ロックφとのＡＮＤによる出力とＡＮＤをとって、その
出力を内部アドレス信号６４〜６６を発生させ、アドレ
スデコーダ５２を起動する。

以上のように本実施例によれば、制御クロック信号φに
よってアドレス入力Ａ１〜Ａｎを同時にとり込むが、コ
ントロールビットＡ１の論理をＯにすることによって片
方のアドレスデコーダを起動させないようにすることが
でき、リフレッシュ時のように、一部のアドレスデコー
ダの動作しか必要ない場合には、リフレッシュに必要な
アドレスデコーダと不必要なアドレスデコーダを第１図
のようにふり分ければ、不必要なアドレスデコーダの動
作をコントロールビットによって容易に禁止することが
でき、これによる余分な消費電流をなくすことができる
。

以下、本発明の他の具体的実施例について、図面を参照
しながら説明する。

第２図は、本発明の方式を応用したダイナミック形記憶
装置の回路例を示すものである。

第２図において、１はメモリセルマトリクス、２はワー
ド線、３はビット線、４はセンスアンプ群、５，６はＸ
、Ｙアドレスデコーダ、Ａφ〜Ａｎ−１はアドレス入力
、１１〜２０はＡＮＤ回路、２１は内部制御クロック発
生回路、φは内部制御クロック、ＣＥはチップ活性化信
号である。

以上のように構成された本実施例のダイナミック形記憶
装置において、以下その動作を説明する。

まずチップ活性化信号ＣＥがアクティブになると、内部
制御信号発生回路２１によって、内部制御クロックφが
発生される。この制御クロックφとＡＮＤをとって、各
アドレス人力Ａφ〜Ａ　ｎ　−ｌが内部にとり込まれる
。チップ活性化信号ＣＥ、内部制御クロックφ、アドレ
ス人力Ａφ〜Ａｎ−１のタイミングは第３図のようにな
る。

次に、内部制御クロックφによって内部にとり込まれた
アドレス入力のうちＡφはコントロールビットとして働
き、Ａ１〜ＡｋはＡＮＤ回路によって内部アドレス信号
を発生し、Ｘアドレスデコーダを起動する。残りのアド
レス入力Ａｋ＋１〜Ａｎ−Ｉは、内部制御クロックφと
のＡＮＤをとり、さらに、コントロールビットＡφと内
部制御クロックφとのＡＮＤ回路の出力とＡＮＤをとっ
て、その出力を内部アドレス信号としてＹアドレスデコ
ーダを起動する。Ｘアドレスデコーダが起動されると、
メモリセルマトリクス中の特定のワード線の選択および
、センスアンプによるメモリセルデータの増幅を行い、
Ｙアドレスデコーダが起動されると、前記センスアンプ
による増幅の後、特定のビット線の選択を行い、データ
の入出力を行う。

以上のように本実施例によれば、Ｙアドレスデコーダの
動作を、コントロールビットＡφで制御することにより
、リフレッシュ時の不必要なＹアドレスデコーダの動作
をとめることができ、これによる余分な消費電流をなく
すことができる。

発明の効果 本発明は、アドレス入力中にコントロールビットを１個
設けることにより、リフレッシュ時の余分なアドレスデ
コーダの動作を禁止することができ、これに伴う余分な
消費電流をなくすことができ、リフレッシュ電流の小さ
いダイナミック形記憶装置を実現できるものである。

【図面の簡単な説明】

第１図は、本発明の一実施例におけるダイナミック形記
憶装置の回路図、第２図は、本発明の構成を応用した第
２の実施例におけるダイナミック形記憶装置の概略図、
第３図は、第２図の構成基本回路図である。 １１〜２０・・・・・・ＡＮＤ回路、５１．５２・・・
・・・アドレスデコーダ、６１〜６５・・・・・・内部
アドレス信号。 代理人の氏名　弁理士　中尾敏男　ほか１名１−　メモ
リセルマトソグス ２−　ワード線 ３−　ビット線− １１〜ＰＯ−Ａ　Ｎ　Ｄ回路 汀−チップ活性化信号 （Ａ耐コントロールビット） ｊ−・−メモリビルマトワクス ２−　ワード線 −−ｖＩ帥クロヅクイｇ予

Claims (1)

【特許請求の範囲】
1. Ｎ個のアドレス入力中に１個のコントロールビットを設
   け、１つの制御クロックと前記コントロールビットとに
   よって第１の論理積（ＡＮＤ）回路を構成し、前記コン
   トロールビット以外の残りのアドレス入力はそれぞれ前
   記制御クロックとで第２〜第Ｎの論理積（ＡＮＤ）回路
   を構成し、前記第２〜第ＮのＡＮＤ回路の出力を第１、
   第２の２つのグループに分割し、前記第１のグループの
   出力は第１のアドレスデコーダに接続し、前記第２のグ
   ループの出力はそれぞれ前記第１のＡＮＤ回路の出力と
   でさらに論理積（ＡＮＤ）回路を構成し、その出力を第
   ２のアドレスデコーダに接続したことを特徴とするダイ
   ナミック形記憶装置。