KR20180035696A - 반도체 장치 - Google Patents

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KR20180035696A
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KR1020170124879A
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아끼라 다나베
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

종래의 백 바이어스 전압을 발생시키는 회로는, 대기 상태의 전력 저감을 위해 구동력을 낮게 하고 있기 때문에, 동작 상태와 대기 상태의 천이 시간이 길다는 문제가 있었다.
백 바이어스 발생 회로(3)는 소정의 전압을 출력한다. 소정의 전압은, 대기 모드에 있어서의 기판의 백 바이어스 전압이다. 바이어스 제어 회로(7)는 회로 블록(2)이 동작 모드인 기간에 있어서, 전하를 축적하고, 회로 블록(2)이 동작 모드로부터 대기 모드로 천이할 때, 축적한 전하를 회로 블록(1)에 포함되는 MOSFET(4)의 기판에 공급하고, 그 후, 백 바이어스 발생 회로(3)의 출력을 MOSFET(4)의 기판에 공급시킨다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 예를 들어 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)의 백 바이어스 전압의 제어 기능을 갖는 반도체 장치에 관한 것이다.
종래부터, 기판의 백 바이어스 전압을 제어함으로써, MOSFET의 역치 전압을 변화시킴으로써, 대기 상태에서의 누설 전류를 저감하는 기술이 알려져 있다.
일본 특허 공개 제2002-93195호 공보
그러나, 종래의 백 바이어스 전압을 발생시키는 회로는, 대기 상태의 전력 저감을 위해 구동력을 낮게 하고 있으므로, 동작 상태와 대기 상태의 천이 시간이 길다는 문제가 있었다.
기타 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에서는, 바이어스 제어 회로는, 회로 블록이 동작 모드인 기간에 있어서, 공급되는 전하를 축적하고, 회로 블록이 동작 모드로부터 대기 모드로 천이할 때, 축적한 전하를 회로 블록에 포함되는 MOSFET의 기판에 공급하고, 그 후, 전압 발생 회로의 출력을 MOSFET의 기판에 공급시킨다.
일 실시 형태에 의하면, 동작 상태와 대기 상태의 천이 시간을 짧게 할 수 있다.
도 1은 제1 실시 형태의 반도체 장치의 구성을 도시하는 도면이다.
도 2는 제2 실시 형태의 반도체 장치의 구성을 도시하는 도면이다.
도 3의 (a)는 벌크의 MOSFET 구성을 나타내는 도면이다. (b)는 SOI(Silicon on Insulator)의 MOSFET의 구성을 도시하는 도면이다.
도 4의 (a)는 벌크의 NMOS 트랜지스터의 백 바이어스 전압 vsub와 역치 전압 VTH의 관계를 나타내는 도면이다. (b)는 벌크의 PMOS 트랜지스터의 백 바이어스 전압 vsub와 역치 전압 VTH의 관계를 나타내는 도면이다. (c)는 SOI의 NMOS 트랜지스터의 백 바이어스 전압 vsub와 역치 전압 VTH의 관계를 나타내는 도면이다. (d)는 SOI의 PMOS 트랜지스터의 백 바이어스 전압 vsub와 역치 전압 VTH의 관계를 나타내는 도면이다.
도 5의 (a)는 SOI의 NMOS 트랜지스터에 있어서의, 백 바이어스 전압 vsub와 오프 상태에서의 소스-드레인 간의 누설 전류 Ioff의 관계의 일례를 나타내는 도면이다. (b)는 SOI의 PMOS 트랜지스터에 있어서의, 백 바이어스 전압 vsub와 오프 상태에서의 소스-드레인 간의 누설 전류 Ioff의 관계의 일례를 나타내는 도면이다.
도 6은 백 바이어스 전압의 제어 방법의 일례를 도시하는 도면이다.
도 7은 회로 블록의 동작 상태와 대기 상태에 있어서의 백 바이어스 전압의 제어의 일례를 나타내는 도면이다.
도 8은 VBBGEN(p)에 포함되는 회로의 구성을 도시하는 도면이다.
도 9의 (a) 및 (b)는 VBBGEN(p)의 동작을 설명하는 도면이다.
도 10은 VBBGEN(n)에 포함되는 회로의 구성을 도시하는 도면이다.
도 11의 (a) 및 (b)는 VBBGEN(n)의 동작을 설명하는 도면이다.
도 12는 제2 실시 형태의 N 바이어스 제어 회로 및 P 바이어스 제어 회로의 구성을 도시하는 도면이다.
도 13은 도 12의 회로 동작을 설명하는 타이밍도이다.
도 14는 제3 실시 형태의 N 바이어스 제어 회로 N의 구성을 도시하는 도면이다.
도 15는 도 14의 회로 동작의 일례를 설명하는 타이밍도이다.
도 16은 도 14의 회로 동작의 다른 예를 설명하는 타이밍도이다.
도 17은 제5 실시 형태의 바이어스 제어 회로를 도시하는 도면이다.
도 18은 전체 블록 공통의 캐패시터를 충전할 때의 노드 vncapn의 전압의 시간 변화를 나타내는 도면이다.
도 19는 기능 블록마다 순차로 캐패시터를 충전할 때의 노드 vncap의 전압의 시간 변화를 나타내는 도면이다.
도 20은 칩 내에서, 기능 블록마다 상이한 바이어스 전압을 인가하기 위한 기판의 단면 구조의 예를 나타내는 도면이다.
도 21은 제6 실시 형태의 바이어스 제어 회로를 나타내는 도면이다.
도 22는 도 21의 회로 동작을 설명하는 타이밍도이다.
이하, 본 발명의 실시 형태에 대해서, 도면을 사용하여 설명한다.
[제1 실시 형태]
도 1은 제1 실시 형태의 반도체 장치(1)의 구성을 나타내는 도면이다.
회로 블록(2)은 동작 모드와 대기 모드의 2개의 동작 상태를 갖는다. 회로 블록(2)은 MOSFET(4)를 구비한다.
백 바이어스 발생 회로(3)는 소정의 전압을 출력한다. 소정의 전압은, 대기 모드에서의 기판의 백 바이어스 전압이다.
바이어스 제어 회로(7)는 회로 블록(2)이 동작 모드의 기간에 있어서, 전하를 축적하고, 회로 블록(2)이 동작 모드로부터 대기 모드로 천이할 때, 축적한 전하를 회로 블록(1)에 포함되는 MOSFET(4)의 기판에 공급하고, 그 후, 백 바이어스 발생 회로(3)의 출력을 MOSFET(4)의 기판에 공급시킨다.
이상과 같이, 본 실시 형태에 의하면, 회로 블록이 동작 모드로부터 대기 모드로 천이할 때, 처음에, 회로 블록이 동작 모드의 기간에 있어서 축적해 둔 전하를 MOSFET의 기판에 공급한다. 이에 의해, 처음부터 백 바이어스 발생 회로의 출력을 MOSFET의 기판에 공급하는 것보다도, 동작 상태로부터 대기 상태로 천이하는 시간을 짧게 할 수 있다.
[제2 실시 형태]
도 2는 제2 실시 형태의 반도체 장치(10)의 구성을 도시하는 도면이다.
이 반도체 장치(10)는 백 바이어스 전압의 제어 기능을 갖는 마이크로컴퓨터이다. 도 2에 도시하는 바와 같이, 반도체 장치(10)는 IC(Integrated Circuit) 칩 위에 CPU(Central Processing Unit) 코어(12), SRAM(Static Random Access Memory)(14), 플래시 메모리(16), 타이머(18), 인터페이스(20) 등의 기능 블록을 구비한다.
이 반도체 장치(10)는 전압 레귤레이터(22)와, 백 바이어스 발생 회로(28)를 구비한다.
전압 레귤레이터(22)는 칩 외부로부터 입력된 전원 전압 VIN을 내부 전압 VDD로 변환하고, 내부 전압 DD를 각 기능 블록에 공급한다. 이후의 설명에 있어서, 전압 레귤레이터(22)는 VDD 공급원이라고도 한다.
백 바이어스 발생 회로(28)는 NMOS용 백 바이어스 발생 회로(VBBGEN(n))(24)와, PMOS용 백 바이어스 발생 회로(VBBGEN(p))(26)를 포함한다.
VBBGEN(n)(24)은, 내부 전압 VDD로부터 백 바이어스 전압 (-VBB)를 생성하고, 각 기능 블록의 NMOS 트랜지스터의 기판 PSUB에 공급한다.
VBBGEN(p)(26)은, 내부 전압 VDD로부터 백 바이어스 전압 (VDD+VBB)를 생성하고, 각 기능 블록의 PMOS 트랜지스터의 기판 NSUB에 공급한다.
MOSFET의 역치 전압 VTH는, 기판 단자에의 인가 전압인 백 바이어스 전압 vsub에 따라 변화시킬 수 있다. NMOS 트랜지스터의 경우에는, 백 바이어스 전압 vsub를 부로 함으로써, 역치 전압 VTH의 절댓값이 커진다. PMOS 트랜지스터의 경우에는, 반대로 백 바이어스 전압 vsub를 정으로 함으로써, 역치 전압 VTH의 절댓값이 커진다.
도 3의 (a)는 벌크의 MOSFET 구성을 도시하는 도면이다.
벌크 MOSFET의 경우, 기판과 MOSFET의 소스·드레인 단자는 p-n 접합에 의해 접속되어 있으므로, 백 바이어스 전압으로 설정 가능한 전압은, p-n 접합의 순방향 전류가 흐르지 않는 범위로 제한된다.
도 3의 (b)는 SOI(Silicon on Insulator)의 MOSFET의 구성을 도시하는 도면이다.
SOI의 MOSFET의 경우, 기판과 MOSFET의 소스·드레인 단자는 실리콘 산화막층으로 절연되어 있다. 그로 인해, 백 바이어스 전압으로 설정 가능한 전압은, p-n 접합의 순방향 전류가 흐르지 않는 범위로 제한되지 않는다.
도 4의 (a)는 벌크의 NMOS 트랜지스터의 백 바이어스 전압 vsub와 역치 전압 VTH의 관계를 나타내는 도면이다. 도 4의 (b)는 벌크의 PMOS 트랜지스터의 백 바이어스 전압 vsub와 역치 전압 VTH의 관계를 나타내는 도면이다. 도 4의 (c)는 SOI의 NMOS 트랜지스터의 백 바이어스 전압 vsub와 역치 전압 VTH의 관계를 나타내는 도면이다. 도 4의 (d)는 SOI의 PMOS 트랜지스터의 백 바이어스 전압 vsub와 역치 전압 VTH의 관계를 나타내는 도면이다.
도 4의 (a) 내지 (d)에 나타내는 바와 같이, SOI는, 벌크에 비하여 백 바이어스 전압 vsub에 대한 역치 전압 VTH의 변화량, 즉, dVTH/dvsub가 큰 데다가, 백 바이어스 전압 vsub를 변화할 수 있는 범위도 넓으므로, 전체로서 역치 전압 VTH의 변화량을 벌크보다도 크게 할 수 있다.
도 5의 (a)는 SOI의 NMOS 트랜지스터에 있어서의, 백 바이어스 전압 vsub와 오프 상태에서의 소스-드레인 간의 누설 전류 Ioff의 관계의 일례를 나타내는 도면이다.
도 5의 (b)는 SOI의 PMOS 트랜지스터에 있어서의, 백 바이어스 전압 vsub와 오프 상태에서의 소스-드레인 간의 누설 전류 Ioff의 관계의 일례를 나타내는 도면이다.
MOSFET에서는, 누설 전류의 지배적인 요인은 서브스레숄드 누설 전류이다. NMOS 트랜지스터에서는, 백 바이어스 전압 vsub를 부로 함으로써, 누설 전류 Ioff를 작게 할 수 있다. PMOS 트랜지스터에서는, 백 바이어스 전압 vsub를 정으로 함으로써, 누설 전류 Ioff를 작게 할 수 있다.
여기서, 누설 전류 Ioff는 백 바이어스 전압 vsub의 변화에 대하여 지수 함수적으로 변화한다. 이로 인해, 백 바이어스 전압 vsub가 0V 부근에서 누설 전류 Ioff의 변화량이 커지고, 백 바이어스 전압 vsub를 크게 함에 따라서, 누설 전류 Ioff의 변화량은 작아진다.
도 6은 백 바이어스 전압의 제어 방법의 일례를 도시하는 도면이다. NMOS 트랜지스터 N1과, PMOS 트랜지스터 P1은, 각각 pWell과 nWell 중에 형성된다. pWell에 전용의 백 바이어스 발생 회로(VBBGEN(n))(24)를 접속하고, nWell에 전용의 백 바이어스 발생 회로(VBBGEN(p))(26)를 접속한다.
NMOS 트랜지스터 N1의 백 바이어스 전압과, PMOS 트랜지스터 P1의 백 바이어스 전압은 동시에 변화시킨다.
반도체 장치 내의 회로 블록이 동작하고 있을 때, 즉 동작 상태에서는, PMOS 트랜지스터 P1의 역치 전압 VTH 및 NMOS 트랜지스터 N1의 역치 전압 VTH가 낮아지도록 설정한다. 이에 의해, 스위칭의 고속화에 의한 고속의 동작을 실현할 수 있다. 한편, 반도체 장치 내의 회로 블록이 정지되어 있을 때, 즉 대기 상태에서는, PMOS 트랜지스터 P1의 역치 전압 VTH 및 NMOS 트랜지스터 N1의 역치 전압 VTH가 높아지도록 설정한다. 이에 의해, 누설 전류가 저감되어, 저전력화된다고 할 수 있다. 이렇게 동적으로 백 바이어스 전압을 제어함으로써 고속의 동작과 저소비 전력을 양립시킬 수 있다.
도 7은 회로 블록의 동작 상태와 대기 상태에 있어서의 백 바이어스 전압의 제어의 일례를 나타내는 도면이다. 회로 블록의 전원 전압은 VDD로 한다.
동작 상태에 있어서, NMOS 트랜지스터 N1의 백 바이어스 전압은 0V로 하고, PMOS 트랜지스터 P1의 백 바이어스 전압은 VDD로 함으로써, NMOS 트랜지스터의 역치 전압 VTH의 절댓값 및 PMOS 트랜지스터의 역치 전압 VTH의 절댓값이 낮아진다. 이에 의해, 온 전류가 증가하므로 고속의 동작이 가능하게 된다.
이어서, 대기 상태에 있어서, NMOS 트랜지스터 N1의 백 바이어스 전압을 (-VBB), PMOS 트랜지스터 P1의 백 바이어스 전압을 (VDD+VBB)로 한다.
이에 의해, NMOS 트랜지스터의 역치 전압 VTH의 절댓값 및 PMOS 트랜지스터의 역치 전압 VTH의 절댓값이 높아진다. 이에 의해, 누설 전류가 감소하므로, 대기 시의 소비 전류를 저감시킬 수 있다.
단, 실용적인 백 바이어스 전압의 제어를 행하기 위해서는, 백 바이어스 전압을 고속으로 변화시켜, 동작 상태와 대기 상태의 천이 시간을 짧게 할 필요가 있다. MOSFET의 기판은 벌크여도 SOI여도, 회로적으로는 캐패시터로 간주할 수 있을 수 있으므로, 천이 시간을 짧게 하기 위해서는, 기판의 충방전을 고속으로 행할 필요가 있다. 이러기 위해서는, 기판의 용량에 대하여 백 바이어스 발생 회로의 구동력이 충분히 커야만 한다.
일반적으로, 단일의 전원 전압 VDD로 동작하는 회로에 의해, NMOS 트랜지스터의 백 바이어스 전압 vnsub를 부전압으로 하고 싶을 경우, 백 바이어스 전압 vnsub는 차지 펌프 회로 등의 DC-DC 컨버터를 사용하여 VDD로부터 만들어진다. 동시에 PMOS 트랜지스터의 백 바이어스 전압 vpsub는 VDD 이상의 전압으로 할 필요가 있다. 백 바이어스 전압 vnsub, vpsub는 DC-DC 컨버터를 사용하여 만들어진다. 따라서, DC-DC 컨버터의 구동력을 높일 필요가 있다. 예를 들어, DC-DC 컨버터의 1종인 차지 펌프 회로에 의해 구동력을 높이기 위해서는, 스위칭 주파수를 높이거나, 혹은 펌프 용량을 증가시킬 필요가 있다. 그러나, 어느 수법이더라도 차지 펌프 회로의 소비 전력이 증가한다. 백 바이어스 전압의 제어에 의해, 대기 상태의 전력 저감을 목표로 할 경우, 차지 펌프 회로의 소비 전력이 증가하면 오히려 역효과가 된다. 이로 인해, 종래의 백 바이어스 발생 회로는, 대기 상태의 전력 저감을 위해 구동력이 낮아져, 동작 상태와 대기 상태의 천이 시간이 길다는 문제가 있었다.
본 실시 형태에서는, 이러한 문제를 해결할 수 있다.
도 8은 VBBGEN(p)(26)에 포함되는 회로의 구성을 도시하는 도면이다.
VBBGEN(p)(26)은, 일반적인 차지 펌프 회로이며, 입력 전압 VDD로부터 정전압 (VDD+VBB)를 생성하고, 출력 단자 VOUT1로부터 정전압 (VDD+VBB)가 출력된다.
VBBGEN(p)(26)은, 스위치 SWC11, SWC12, SWC13과, 캐패시터 C11과, C12와, 전압 VDD를 공급하는 VDD 공급원(22)을 구비한다.
스위치 SWC11은, 노드 ND11을 단자 g와 단자 v 중 어느 것과 접속한다. 단자 g는 접지 GND와 접속된다. 단자 v는 노드 ND14와 접속된다. 캐패시터 C11은, 노드 ND11과 노드 ND12의 사이에 배치된다. 스위치 SWC12는, 노드 ND12와 노드 ND14 사이의 경로를 접속 또는 차단한다. VDD 공급원(22)은 노드 ND14와 접지 GND의 사이에 배치된다. 스위치 SWC13은, 노드 ND12와 노드 ND13 사이의 경로를 접속 또는 차단한다. 캐패시터 C12는, 노드 ND13과 접지 GND의 사이에 배치된다. 노드 ND13은, 출력 단자 VOUT1과 접속된다.
도 9의 (a) 및 (b)는 VBBGEN(p)(26)의 동작을 설명하는 도면이다.
먼저, 도 9의 (a)에 도시하는 바와 같이, 스위치 SWC11을 g측으로 하고, 스위치 SWC12를 온, 스위치 SWC13을 오프로 한다. 이에 의해, 캐패시터 C11의 양단 사이에는 VDD의 전압이 축적된다.
이어서, 도 9의 (b)에 도시하는 바와 같이, 스위치 SWC11을 v측으로 하고, 스위치 SWC12를 오프, 스위치 SWC13을 온으로 한다. 이에 의해, 캐패시터 C11의 부측 단자(-)의 전압이 VDD가 되므로, 캐패시터 C11의 정측 단자(+)의 전압이 2*VDD가 된다. 즉, 입력 전압 VDD의 2배의 전압이 출력 단자 VOUT1로부터 출력된다.
도 8의 회로는, 입력 전압 VDD로부터 2*VDD의 전압을 발생시키는 경우의 회로이다. VBB>VDD의 경우에는, 이 회로를 복수개 직렬 접속함으로써, 3*VDD, 4*VDD와 같은 높은 전압이 발생 가능하다. VBB<VDD일 경우에는, 이 회로의 출력 전압을 강압함으로써, 원하는 VBB+VDD를 발생시킬 수 있다.
도 10은 VBBGEN(n)(24)에 포함되는 회로의 구성을 도시하는 도면이다.
VBBGEN(n)(24)은, 일반적인 차지 펌프 회로이며, 입력 전압 VDD로부터 부전압 (-VBB)를 생성하고, 출력 단자 VOUT2로부터 부전압 (-VBB)가 출력된다.
VBBGEN(n)(24)은, 스위치 SWC21, SWC22, SWC23과, 캐패시터 C21과, C22와, 전압 VDD를 공급하는 VDD 공급원(22)을 구비한다.
스위치 SWC21은, 노드 ND21을 단자 g와 단자 v 중 어느 것과 접속한다. 단자 g는 접지 GND와 접속된다. 단자 v는 VDD 공급원(22)과 접속된다. 캐패시터 C21은, 노드 ND21과 노드 ND22의 사이에 배치된다. 스위치 SWC22는, 노드 ND22와 접지 GND 사이의 경로를 접속 또는 차단한다. VDD 공급원(22)은 단자 v와 접지 GND의 사이에 배치된다. 스위치 SWC23은, 노드 ND22와 노드 ND23 사이의 경로를 접속 또는 차단한다. 캐패시터 C22는, 노드 ND23과 접지 GND의 사이에 배치된다. 노드 ND23은, 출력 단자 VOUT2와 접속된다.
도 11의 (a) 및 (b)는 VBBGEN(n)(24)의 동작을 설명하는 도면이다.
먼저, 도 11의 (a)에 도시하는 바와 같이, 스위치 SWC21을 v측으로 하고, 스위치 SWC22를 온, 스위치 SWC23을 오프로 한다. 이에 의해, 캐패시터 C21의 양단 사이에는 VDD의 전압이 축적된다.
이어서, 도 11의 (b)에 도시하는 바와 같이, 스위치 SWC21을 g측으로 하고, 스위치 SWC22를 오프, 스위치 SWC23을 온으로 한다. 이에 의해, 캐패시터 C21의 정측 단자의 전압이 0V가 되므로, 캐패시터 C21의 부측 단자의 전압이 (-VDD)가 된다. 즉, 입력 전압 VDD의 부호가 역의 전압이 출력 단자 VOUT2로부터 출력된다.
도 10의 회로는, 입력 전압 VDD로부터 (-1)*VDD의 전압을 발생시키는 경우의 회로이다. VBB>VDD인 경우에는, 이 회로를 복수개 직렬 접속함으로써, (-2)*VDD, (-3)*VDD라는 높은 전압이 발생 가능하다. VBB<VDD일 경우에는, 이 회로의 출력 전압을 강압함으로써, 원하는 -VBB를 발생시킬 수 있다.
도 12는, 제2 실시 형태의 N 바이어스 제어 회로 NC1 및 P 바이어스 제어 회로 PC1의 구성을 도시하는 도면이다.
도 12에 있어서, 반도체 장치의 복수의 회로 블록에 포함되는 복수의 PMOS 트랜지스터와 NMOS 트랜지스터를 대표하는 1개의 PMOS 트랜지스터 P1과, NMOS 트랜지스터 N1이 나타나 있다.
VBBGEN(n)(24)과 NMOS 트랜지스터 N1의 기판 PSUB의 사이에 N 바이어스 제어 회로 NC1이 배치된다. VBBGEN(p)(26)과 PMOS 트랜지스터 P1의 기판 NSUB의 사이에 P 바이어스 제어 회로 PC1이 배치된다. N 바이어스 제어 회로 NC1과, P 바이어스 제어 회로 PC1은, 동시에 동작한다.
N 바이어스 제어 회로 NC1은, 스위치 SWN1과, 캐패시터 NCAP와, 스위치 SWN2를 구비한다.
스위치 SWN1은, 노드 vncap를 단자 a와 단자 b 중 어느 것과 접속시킨다. 단자 a는 개방되어 있다. 단자 b는 NMOS용 백 바이어스 발생 회로(24)의 출력과 접속한다.
캐패시터 NCAP는, 노드 vncap와 접지 GND의 사이에 배치된다.
스위치 SWN2는, 기판 PSUB를 단자 p, q, r 중 어느 것과 접속시킨다. 단자 p는 VBBGEN(n)(24)의 출력과 접속한다. 단자 q는 노드 vncap와 접속한다. 단자 r은 접지 GND와 접속한다.
P 바이어스 제어 회로 PC1은, 스위치 SWP1과, 캐패시터 PCAP와, 스위치 SWP2를 구비한다.
스위치 SWP1은, 노드 vpcap를 단자 a와 단자 b 중 어느 것과 접속시킨다. 단자 a는 개방되어 있다. 단자 b는 PMOS용 백 바이어스 발생 회로(26)의 출력과 접속한다.
캐패시터 PCAP는, 노드 vpcap와 접지 GND의 사이에 배치된다.
스위치 SWP2는, 기판 NSUB를 단자 p, q, r 중 어느 것과 접속시킨다. 단자 p는 PMOS용 백 바이어스 발생 회로(26)의 출력과 접속한다. 단자 q는 노드 vpcap와 접속한다. 단자 r은 접지 GND와 접속한다.
여기서, 간단화를 위해 캐패시터 PCAP의 용량은, 기판 NSUB가 갖는 기생 용량과 동일하게 하고, 캐패시터 NCAP의 용량은, 기판 PSUB가 갖는 기생 용량과 동일하게 한다. 캐패시터 NCAP와 캐패시터 PCAP에 의해, 기판 PSUB와 기판 NSUB의 전압을 고속으로 변화시킬 수 있다.
도 13은 도 12의 회로 동작을 설명하는 타이밍도이다.
VBBGEN(n)(24)의 출력 전압은 항상 -VBB로 하고, VBBGEN(p)(26)의 출력 전압은 항상 (VDD+VBB)로 한다.
시각 t0의 초기 상태에 있어서, 반도체 장치 내의 회로 블록이 동작 상태인 것으로 하고, 기판 PSUB와 캐패시터 NCAP의 전압은 모두 접지 전압인 0V이며, 기판 NSUB와 캐패시터 PCAP의 전압은 모두 전원 전압인 VDD로 한다.
CPU 코어(12)가 스위치 SWN1과 스위치 SWP1을 b측으로 함으로써, VBBGEN(n)(24)과 캐패시터 NCAP가 접속되고, VBBGEN(p)(26)과 캐패시터 PCAP가 접속된다. CPU 코어(12)가 스위치 SWN2와 스위치 SWP2를 r측으로 함으로써, 기판 PSUB와 접지 GND가 접속되고, 기판 NSUB와 전원 VDD가 접속된다. 이에 의해, 기판 PSUB의 전압은 0V 상태 그대로이지만, 캐패시터 NCAP는 서서히 -VBB를 향하여 충전됨과 함께, 기판 NSUB는 VDD 상태 그대로이지만, 캐패시터 PCAP는 서서히 (VDD+VBB)를 향하여 충전된다. 이 충전에 요하는 시간은 VBBGEN(n)(24)과 VBBGEN(p)(26)의 최대 출력 전류로 율속된다.
시각 t1에 있어서, 캐패시터 NCAP의 전압이 -VBB, 캐패시터 PCAP의 전압이 (VDD+VBB)가 되면, VBBGEN(n)(24)과 VBBGEN(p)(26)은, 자동으로 정지하고, 충전이 종료된다.
시각 t2에 있어서, 반도체 장치는, 외부에서 동작 모드로부터 대기 모드로의 천이 지시를 받는다. 이 때, CPU 코어(12)가 스위치 SWN1과 스위치 SWP1을 a측, 스위치 SWN2와 스위치 SWP2는 q측으로 한다. 이에 의해, VBBGEN(n)(24)과 캐패시터 NCAP가 분리되고, VBBGEN(p)(26)과 캐패시터 PCAP가 분리되고, 기판 PSUB와 캐패시터 NCAP가 접속되고, 기판 NSUB와 캐패시터 PCAP가 접속된다. 이에 의해, 캐패시터 NCAP에 축적된 부전하로 기판 PSUB는 급속하게 충전되고, 기판 PSUB와 캐패시터 NCAP는 동전압인 (-1/2*VBB)가 된다. 또한, 캐패시터 PCAP에 축적된 정전하로 기판 NSUB는 급속하게 충전되고, 기판 NSUB와 캐패시터 PCAP는 동전압인 (VDD+1/2*VBB)가 된다. 이 동작에 요하는 시간은, 스위치 SWN2와 스위치 SWP2의 온저항과 기판 PSUB, 캐패시터 NCAP, 기판 NSUB, 캐패시터 PCAP의 용량으로 결정되지만, 스위치 SWN2와 스위치 SWP2의 온저항을 충분히 작게 함으로써, VBBGEN(n)(24)에 의해 기판 PSUB를 충전하고, VBBGEN(p)(26)에 의해 기판 NSUB를 충전하는 경우보다도 고속으로 기판 PSUB와 기판 NSUB를 충전할 수 있다. 여기에서는, 기판 PSUB의 전압은 목표값의 절반인 (-1/2*VBB)까지밖에 변화하지 않고, 기판 NSUB의 전압도 목표값의 절반인 (VDD+1/2*VBB)까지밖에 변화하지 않지만, 상술한 바와 같이 MOPSFET의 누설 전류의 기판 전압 의존성 0V 부근이 가장 변화량이 크므로, 이 변화량으로도 누설 전류 저감 효과가 충분히 얻어진다.
시각 t3에 있어서, 또한, CPU 코어(12)가 스위치 SWN1과 스위치 SWP1을 a측, 스위치 SWN2와 스위치 SWP2를 p측으로 함으로써, VBBGEN(n)(24)과 기판 PSUB가 접속되고, VBBGEN(p)(26)과 기판 NSUB와 접속된다. 이에 의해, 기판 PSUB가 (-VBB)까지 서서히 충전되고, 기판 NSUB가 (VDD+VBB)까지 서서히 충전된다.
시각 t4에 있어서, 기판 PSUB가 (-VBB), 기판 NSUB가 (VDD+VBB)가 되면, VBBGEN(n)(24)과 VBBGEN(p)(26)은 자동으로 정지하고, 충전이 종료되어, 회로 블록은 대기 상태가 된다.
시각 t5에 있어서, 반도체 장치는, 외부에서 동작 모드로부터 대기 모드로의 천이 지시를 받는다. CPU 코어(12)가 스위치 SWN1과 스위치 SWP1을 a측, 스위치 SWN2와 스위치 SWP2를 q측으로 함으로써, 기판 PSUB와 캐패시터 NCAP가 다시 접속되고, 기판 NSUB와 캐패시터 PCAP가 다시 접속된다. 이에 의해, 기판 PSUB의 부전하가 캐패시터 NCAP에 급속하게 회생되어, 기판 PSUB와 캐패시터 NCAP는 동전압 (-3/4*VBB)이 된다. 이와 함께, 기판 NSUB의 정전하가 캐패시터 PCAP에 급속하게 회생되고, 기판 NSUB와 캐패시터 PCAP는 동전압인 (VDD+3/4*VBB)가 된다. 이 회생 동작의 시간은 스위치 SWN2와 스위치 SWP2의 온저항과 기판 PSUB, 기판 NSUB, 캐패시터 NCAP, 캐패시터 PCAP의 용량으로 결정되므로 시각 t2의 동작과 마찬가지로 고속이다.
시각 t6에 있어서, 또한, CPU 코어(12)가 스위치 SWN1과 스위치 SWP1을 b측, 스위치 SWN2와 스위치 SWP2를 r측으로 한다.
이에 의해, 기판 PSUB는 급속하게 0V까지 방전되고, 기판 NSUB는 급속하게 VDD까지 방전된다. 이 방전의 동작도 스위치 SWN2와 스위치 SWP2의 온저항과 기판 PSUB와 기판 NSUB의 용량으로 결정되므로 고속이다. 또한, 캐패시터 NCAP는, VBBGEN(n)(24)과 다시 접속해서 (-VBB)까지 서서히 충전되고, 캐패시터 PCAP는, VBBGEN(p)(26)과 다시 접속해서 (VDD+VBB)까지 서서히 충전된다.
시각 t7에 있어서, 기판 PSUB가 0V까지, 기판 NSUB가 VDD까지 방전되면, 회로 블록은 동작 상태가 된다.
시각 t8에 있어서 캐패시터 NCAP가 (-VBB), 캐패시터 PCAP가 (VDD+VBB)가 되면, VBBGEN(n)(24)과 VBBGEN(p)(26)은 자동으로 정지하고, 충전이 종료된다.
시각 t8의 상태는, 시각 t1의 상태와 동일해진다. 이후에는 t1 내지 t8의 상태를 1사이클로 하여, 처리가 반복된다.
시각 t5의 타이밍에 있어서, 기판 PSUB로부터 캐패시터 NCAP, 기판 NSUB로부터 캐패시터 PCAP로의 전하의 회생을 행하고 있다. 여기서, 예를 들어 모터에서 발전된 전력을 캐패시터에 회생하는 경우와 비교한다. 이 경우, 모터에는 기전력이 있으므로, 모터와 캐패시터의 사이에 전위차가 없더라도 전하를 회생할 수 있다. 그러나, 본 실시 형태에서는, 기판 PSUB 및 기판 NSUB는 수동 소자이며, 기전력이 없다. 그래서, 시각 t3 내지 t5의 기간에 있어서, 기판 PSUB와 캐패시터 NCAP, 기판 NSUB와 캐패시터 PCAP를 분리하여 양자에 전위차를 발생시킴으로써, 회생을 가능하게 하고 있다.
이상과 같이, 본 실시 형태에서는, 시각 t2에 있어서의 대기 상태로의 천이에서의 기판 PSUB와 기판 NSUB에 대한 충전을 VBBGEN(n)(24)과 VBBGEN(p)(26)이 아닌 캐패시터 NCAP와 캐패시터 PCAP에서 행한다. 이에 의해, VBBGEN(n)(24)과 VBBGEN(p)(26)의 전류 구동 능력에 관계없이 고속으로 충전할 수 있다.
또한, 시각 t5에 있어서, 기판 PSUB의 전하를 캐패시터 NCAP에, 기판 NSUB의 전하를 캐패시터 PCAP에 회생함으로써, VBBGEN(n)(24)과 VBBGEN(p)(26)의 소비 전력을 저감할 수 있다.
이어서, VBBGEN(n)(24)의 전력에 대하여 설명한다.
VBBGEN(n)(24)이, 일반적인 차지 펌프 회로로 하면, VBBGEN(n)(24)의 내부 전압은, 충전되는 대상(예를 들어, 캐패시터 NCAP)의 전압에 상관 없이 항상 (-VBB)이다. 그로 인해, 내부 전압과 캐패시터 NCAP의 전압 차분의 에너지는, 양자를 연결하는 스위치 SWN1로 소비된다. 예를 들어, 캐패시터 NCAP를 0V로부터 (-VBB)까지 충전할 경우, 캐패시터 NCAP의 용량을 Ccap으로 하면, VBBGEN(n)(24)이 출력하는 전력 P1과, 캐패시터 NCAP에서 축적되는 전력 P2는 이하의 식으로 표현된다.
P1=Ccap*VBB2 P2=(1/2)*Ccap*VBB2 VBBGEN(n)(24)이 출력하는 전력은, 캐패시터 NCAP에 축적되는 전력의 2배가 된다. VBBGEN(n)(24)이 출력하는 전력의 1/2은, 캐패시터 NCAP와, VBBGEN(n)(24) 사이의 배선 저항으로 소비된다.
VBBGEN(n)(24)의 전력 효율 Effb는 일정, 즉 내부의 손실은, 출력하는 전력에 비례하는 것으로 한다. 도 13의 타이밍에 동작했을 때의 VBBGEN(n)(24)의 소비 전력은, 시각 t0 내지 t1에 있어서 P3, 시각 t3 내지 t4에 있어서 P4, 시각 t6 내지 t8에 있어서 P5가 된다.
P3=Ccap*VBB2/Effb
P4=(1/2)*Ccap*VBB2/Effb
P5=(1/4)*Ccap*VBB2/Effb
즉, 본 실시 형태에서는, 최초의 t0 내지 t1의 기간에, P3의 전력을 소비하지만, 그 후의 t1 내지 t8의 사이클에, P6만큼 전력을 소비한다.
P6=(3/4)*Ccap*VBB2/Effb
이에 비해, 종래의 방식에서는 매사이클 P3의 전력을 소비한다. 따라서, 본 실시 형태의 방식의 VBBGEN(n)(24)의 소비 전력은, 종래 방식의 소비 전력의 3/4으로 줄어든다. 이 원인은, 시각 t5에 있어서, 회생 동작을 행하기 위해서이다.
VBBGEN(p)(26)의 소비 전력도, 종래 방식의 소비 전력의 3/4으로 저감시킬 수 있다.
[제3 실시 형태]
이후에서는, NMOS 트랜지스터 N1의 백 바이어스 전압의 제어만을 나타내지만, PMOS 트랜지스터 P1도, 마찬가지로 하여 제어할 수 있다.
도 14는, 제3 실시 형태의 N 바이어스 제어 회로 NC1의 구성을 도시하는 도면이다.
도 14에 있어서, 반도체 장치에 포함되는 복수의 회로 블록에 포함되는 복수의 NMOS 트랜지스터를 대표하는 1개의 NMOS 트랜지스터 N1이 표현되어 있다.
VBBGEN(n)(24)과 NMOS 트랜지스터 N1의 기판 PSUB의 사이에 N 바이어스 제어 회로 NC1이 배치된다.
N 바이어스 제어 회로 NC1은, 스위치 SWN1과, 캐패시터 NCAP와, 스위치 SWN2와, 스위치 SWN3을 구비한다.
스위치 SWN1은, 노드 vncap를 단자 a와 단자 b와 단자 c 중 어느 것과 접속시킨다. 단자 a는 개방되어 있다. 단자 b는 VBBGEN(n)(24)의 출력과 접속된다. 단자 c는 접지 GND와 접속된다.
캐패시터 NCAP는, 노드 vncap와 노드 vncapb의 사이에 배치된다.
스위치 SWN2는, 기판 PSUB를 단자 p, q, r 중 어느 것과 접속시킨다. 단자 p는 VBBGEN(n)(24)의 출력과 접속된다. 단자 q는 노드 vncap와 접속된다. 단자 r은 접지 GND와 접속된다.
스위치 SWN3은, 노드 vncapb를 단자 x와 단자 y 중 어느 것과 접속시킨다. 단자 x는, VDD 공급원(22)과 접속된다. 단자 y는, 접지 GND와 접속된다.
여기서, 간단화를 위해, 캐패시터 NCAP의 용량은, 기판 PSUB가 갖는 기생 용량과 동일하게 한다. 노드 vncapb의 전압을 접지 GND와 VDD의 사이에서 천이시킴으로써 캐패시터 NCAP 자신이, VBBGEN(n)(24) 대신 차지 펌프의 작용을 한다.
도 15는 도 14의 회로 동작의 일례를 설명하는 타이밍도이다.
VBBGEN(n)(24)의 출력 전압 (-VBB)는 (-VDD)와 동등한 것으로 한다.
시각 t0의 초기 상태에 있어서, 반도체 장치 내의 회로 블록이 동작 상태인 것으로 하고, 기판 PSUB와 캐패시터 NCAP의 전압은 모두 접지 전압인 0V로 한다.
CPU 코어(12)가 스위치 SWN1을 c측, 스위치 SWN2를 r측, 스위치 SWN3을 x측으로 함으로써, 캐패시터 NCAP는, VDD 공급원(22)과 접속되고, 기판 PSUB와 접지 GND가 접속된다. 이에 의해, 기판 PSUB의 전압은 0V 상태 그대로이지만, 캐패시터 NCAP는 서서히 VDD를 향하여 충전된다. 이 충전에 요하는 시간은 VBBGEN(n)(24)과 VBBGEN(p)(26)의 최대 출력 전류로 율속된다. 이 충전에 요하는 시간은 VDD 공급원(22)의 출력 전류로 율속된다. 일반적으로 정 바이어스의 VDD 공급원(22)은 부 바이어스의 VBBGEN(n)(24)보다도 전류 공급 능력이 크고, 전력 효율도 높다. 따라서, 본 실시 형태에서는, 제2 실시 형태보다도 고속이며 또한 저전력으로 캐패시터 NCAP를 충전할 수 있다.
시각 t1에 있어서, 노드 vncapb의 전압이 VDD가 되면 충전이 종료된다.
시각 t2에 있어서, CPU 코어(12)가 스위치 SWN1을 a측, 스위치 SWN2를 r측, 스위치 SWN3을 y측으로 한다. 이에 의해, 캐패시터 NCAP의 전하를 유지한 채, 노드 vncapb의 전압을 0V, 노드 vncap의 전압을 (-VBB)로 할 수 있다.
시각 t3에 있어서, 반도체 장치는, 외부에서 동작 모드로부터 대기 모드로의 천이 지시를 받는다. 이때, CPU 코어(12)가 스위치 SWN1을 a측, 스위치 SWN2를 q측, 스위치 SWN3을 y측으로 함으로써, 기판 PSUB와, 캐패시터 NCAP가 접속된다. 이에 의해, 캐패시터 NCAP의 부전하에 의해 기판 PSUB는 급속하게 충전되고, 기판 PSUB와 캐패시터 NCAP의 전압은, (-1/2)*VBB가 된다. 이 동작에 요하는 시간은, 스위치 SWN2의 온저항과 기판 PSUB와 캐패시터 NCAP의 용량으로 결정되지만, 스위치 SWN2의 온저항을 충분히 작게 함으로써, VBBGEN(n)에 의해, 기판 PSUB를 충전하는 경우보다도 고속으로 기판 PSUB를 충전할 수 있다. 여기에서는, 기판 PSU의 전압은 목표값의 절반인 (-1/2)*VBB까지밖에 변화하지 않지만, MOSFET의 누설 전류 기판 PSUB의 전압 의존성은, 0V 부근이 가장 변화량이 크므로, 이 변화량으로도 누설 전류 저감 효과가 충분히 얻어진다.
시각 t4에 있어서, CPU 코어(12)가 스위치 SWN1을 a측, 스위치 SWN2를 p측, 스위치 SWN3을 y측으로 함으로써, VBBGEN(n)(24)과 기판 PSUB가 접속된다. 이에 의해, 기판 PSUB는 (-VBB)까지 서서히 충전된다.
시각 t5에 있어서, 기판 PSUB의 전압이 (=VBB)가 되면, VBBGEN(n)(24)은, 자동으로 정지되어, 충전이 종료되고, 회로 블록은 대기 상태가 된다.
시각 t6에 있어서, 반도체 장치는, 외부에서 대기 모드로부터 동작 모드로의 천이 지시를 받는다. CPU 코어(12)가 스위치 SWN1을 a측, 스위치 SWN2를 q측, 스위치 SWN3을 y측으로 하면, 기판 PSUB와, 캐패시터 NCAP가 다시 접속된다. 이에 의해, 기판 PSUB의 부전하가 캐패시터 NCAP에 급속하게 회생되고, 기판 PSUB와 캐패시터 NCAP는, 동전압인 (-3/4)*VBB가 된다. 이 회생 동작의 시간은 스위치 SWN2의 온저항과 기판 PSUB와 캐패시터 NCAP의 용량으로 결정되므로 시각 t2의 동작과 마찬가지로 고속이다.
시각 t7에 있어서, CPU 코어(12)는 또한, 스위치 SWN1을 c측, 스위치 SWN2를 r측, 스위치 SWN3을 x측으로 한다. 이에 의해, 기판 PSUB는 급속하게 0V까지 방전된다. 이 방전의 동작도 스위치 SWN2의 온저항과 기판 PSUB의 용량으로 결정되므로 고속이다. 또한, 노드 vncap는, 접지 GND와 접속되고, 노드 vncapb가 VDD 공급원(22)과 접속되어, 노드 vncapb가 다시 VDD까지 충전된다.
시각 t8에 있어서, 기판 PSUB가 0V까지 방전되면, 반도체 장치 내의 회로 블록은 동작 상태가 된다.
시각 t9에 있어서, 노드 vncapb의 전압이 VDD가 되면, 캐패시터 NCAP의 충전이 종료된다.
시각 t10에 있어서, CPU 코어(12)는, 또한, 스위치 SWN1을 a측, 스위치 SWN2를 r측, 스위치 SWN3을 y측으로 한다. 이에 의해, 다시 캐패시터 NCAP의 전하를 유지한 채, 노드 vncapb의 전압은 0V, 노드 vncap의 전압은 (-VBB)로 할 수 있다.
시각 t10의 상태는, 시각 t2의 상태와 동일해진다. 이후에는 t2 내지 t10의 상태를 1사이클로 하여, 처리가 반복된다.
이어서, 제2 실시 형태와 마찬가지로, 백 바이어스 전압의 전력에 대하여 설명한다. 여기에서는, VBBGEN(n)(24)의 전력에 더하여, VDD 공급원(22)의 전력도 고려한다. 여기서, 정 바이어스를 공급하는 VDD 공급원(22)은 VBBGEN(n)보다도 고효율이다. 여기에서는, VDD 공급원(22)의 효율을 Effd로 한다. Effd>Effb이다.
도 15의 타이밍에 동작했을 때의 VBBGEN(n)(24) 및 VDD 공급원(22)의 소비 전력은, 시각 t0 내지 t1에 있어서 P7, 시각 t4 내지 t5에 있어서 P8, 시각 t7 내지 t9에 있어서 P9가 된다.
P7=Ccap*VDD2/Effd
P8=(1/2)*Ccap*VBB2/Effb
P9=(1/4)*Ccap*VDD2/Effd
즉, Effd>Effb, VDD=VBB이므로, 최초의 시각 t0 내지 t1에 있어서, P7은 제2 실시 형태의 P1보다도 작고, 이어서, t2 내지 t10의 사이클에서 소비 전력 P10은 제2 실시 형태의 P6보다도 작다.
P10=Ccap*VBB2*((1/2)*Effb+(1/4)*Effd)
이상에서, 본 실시 형태에서는, 고효율인 VDD 공급원에 의한 충전이 가능하기 때문에, 제2 실시 형태보다도 소비 전력을 저감할 수 있다.
[제4 실시 형태]
도 16은, 도 14의 회로 동작의 다른 예를 설명하는 타이밍도이다.
여기서, 제3 실시 형태와 마찬가지로, VBBGEN(n)(24)의 출력 전압 (-VBB)는 (-VDD)와 동등한 것으로 한다.
시각 t0에 있어서, 반도체 장치 내의 회로 블록이 동작 상태인 것으로 하고, 기판 PSUB와 캐패시터 NCAP의 전압은 모두 접지 전압인 0V로 한다.
CPU 코어(12)가 스위치 SWN1을 c측, 스위치 SWN2를 r측, 스위치 SWN3을 x측으로 함으로써, VDD 공급원(22)과 캐패시터 NCAP가 접속되고, 기판 PSUB는, 접지 GND에 접속된다. 이에 의해, 기판 PSUB의 전압은 0V 상태 그대로, 노드 vncapb는 서서히 VDD를 향하여 충전된다. 이 충전에 요하는 시간은 VDD 공급원(22)의 최대 출력 전류로 율속된다. 일반적으로 정 바이어스의 VDD 공급원(22)은 부 바이어스의 VNNGEN(n)보다도 전류 공급 능력이 크고, 전력 효율도 높다. 따라서, 제2 실시 형태보다도 고속이며 또한 저전력으로 캐패시터 NCAP를 충전할 수 있다.
시각 t1에 있어서, 노드 vncapb의 전압이 VDD가 되면 충전이 종료된다.
시각 t2에 있어서, CPU 코어(12)가 스위치 SW1을 b측으로 함으로써, 노드 vncap를 (-VBB)까지 충전한다.
시각 t3에 있어서, 노드 vncap의 전압이 (-VBB)가 되면 충전이 종료된다. 이에 의해, 캐패시터 NCAP의 양단인 노드 vncapb와 노드 vncap의 사이에는, 2*VDD의 전압이 축적된다.
시각 t4에 있어서, CPU 코어(12)가 스위치 SWN1을 a측에 접속하고, 스위치 SWN3을 y측에 접속한다. 이에 의해, 노드 vncap의 전압은 (-2*VBB)가 된다.
시각 t5에 있어서, 반도체 장치는, 외부에서 동작 모드로부터 대기 모드로의 천이 지시를 받는다. 이때, CPU 코어(12)가 스위치 SWN1을 a측에 접속하고, 스위치 SWN2를 q측에 접속하고, 스위치 SWN3을 y측에 접속함으로써, 기판 PSUB와 캐패시터 NCAP가 접속된다. 이에 의해, 캐패시터 NCAP의 부전하에 의해, 기판 PSUB가 급속하게 충전되고, 기판 PSUB와 캐패시터 NCAP는 동전압인 (-VBB)가 된다. 이 동작에 요하는 시간은, 스위치 SWN2의 온저항과 기판 PSUB와 캐패시터 NCAP의 용량으로 결정되지만, 스위치 SWN2의 온저항을 충분히 작게 함으로써, VBBGEN(n)(24)에 의해 기판 PSUB를 충전하는 경우보다도 고속으로 기판 PSUB를 충전할 수 있다. 여기서, 제2 및 제3 실시 형태와 상이하게, 캐패시터 NCAP으로부터의 전하만으로 기판 PSUB의 전압을 (-VBB)까지 충전할 수 있으므로, 더욱 고속으로 기판 PSUB의 전압을 변화시킬 수 있어, 큰 누설 전류 저감 효과가 얻어진다.
시각 t6에 있어서, 충전이 완료되면, CPU 코어(12)가 스위치 SWN1을 a측에 접속하고, 스위치 SW2N을 p측에 접속하고, 스위치 SWN3을 y측에 접속함으로써, 기판 PSUB와 캐패시터 NCAP가 분리되고, 기판 PSUB가 VBBGEN(n)(24)에 접속된다.
시각 t7에 있어서, 반도체 장치는, 외부에서 대기 모드로부터 동작 모드로의 천이 지시를 받는다. CPU 코어(12)가 스위치 SWN1을 b측에 접속하고, 스위치 SWN2를 r측에 접속하고, 스위치 SWN3을 x측에 접속함으로써, 기판 PSUB는 급속하게 0V까지 방전되는 동시에, 노드 vncapb는 서서히 VDD를 향하여 충전된다.
시각 t8에 있어서, 기판 PSUB가 0V까지 방전되면, 반도체 장치 내의 회로 블록은 동작 상태가 된다.
시각 t9에 있어서, 노드 vncapb는 VDD까지 충전된다.
시각 t10에 있어서, CPU 코어(12)가 스위치 SWN1을 a측에 접속하고, 스위치 SWN2를 r측에 접속하고, 스위치 SWN3을 y측에 접속한다. 이에 의해, 다시 캐패시터 NCAP의 전하를 유지한 채, 노드 vncapb의 전압은 0V, 노드 vncap의 전압은 (-2*VBB)로 할 수 있다.
시각 t10의 상태는, 시각 t4의 상태와 동일해진다. 이후에는 t4 내지 t10의 상태를 1사이클로 하여, 처리가 반복된다.
본 실시 형태에서는, 제2 및 제3 실시 형태와 상이하게, 시각 t5에, 캐패시터 NCAP에 VDD의 2배의 전압을 축적함으로써 캐패시터 NCAP의 전하만으로 기판 PSUB의 전압을 (-VBB)까지 변화시킬 수 있다. 이에 의해, 본 실시 형태에서는, 제2 및 제3 실시 형태보다도 큰 누설 전류 저감 효과가 얻어진다.
[제5 실시 형태]
도 17은 제5 실시 형태의 바이어스 제어 회로를 도시하는 도면이다.
제5 실시 형태에서는, 반도체 칩 내부의 기능 블록마다, 캐패시터를 포함하는 바이어스 제어 회로가 설치된다. 기능 블록은, 예를 들어 CPU 코어(12), SRAM(14), 플래시 메모리(16), 타이머(18) 등이다.
CPU 코어(12), SRAM(14), 플래시 메모리(16), 타이머(18)에 대하여, 반도체 장치는, 각각, 바이어스 제어 회로 NX1, NX2, NX3, NXn을 구비한다.
바이어스 제어 회로 NX1은, 스위치 SWN11과, 캐패시터 NCAP11과, 스위치 SW21을 구비한다.
스위치 SWN11은, 노드 vncap1을 단자 a와 단자 b 중 어느 것과 접속시킨다. 단자 a는 개방되어 있다. 단자 b는 VBBGEN(n)(24)의 출력과 접속한다. 캐패시터 NCAP11은, 노드 vncap1과 접지 GND의 사이에 배치된다. 스위치 SWN21은, SRAM(14) 내의 NMOS 트랜지스터의 기판 PSUB를 단자 p, q, r 중 어느 것과 접속시킨다. 단자 p는 VBBGEN(n)(24)의 출력과 접속한다. 단자 q는 노드 vncap1과 접속한다. 단자 r은 접지 GND와 접속한다.
바이어스 제어 회로 NX2는, 스위치 SWN12와, 캐패시터 NCAP12와, 스위치 SW22를 구비한다.
스위치 SWN12는, 노드 vncap2를 단자 a와 단자 b 중 어느 것과 접속시킨다. 단자 a는 개방되어 있다. 단자 b는 VBBGEN(n)(24)의 출력과 접속한다. 캐패시터 NCAP12는, 노드 vncap2와 접지 GND의 사이에 배치된다. 스위치 SWN22는, CPU 코어(12) 내의 NMOS 트랜지스터의 기판 PSUB를 단자 p, q, r 중 어느 것과 접속시킨다. 단자 p는 VBBGEN(n)(24)의 출력과 접속한다. 단자 q는 노드 vncap2와 접속한다. 단자 r은 접지 GND와 접속한다.
바이어스 제어 회로 NX3은, 스위치 SWN13과, 캐패시터 NCAP13과, 스위치 SW23을 구비한다.
스위치 SWN13은, 노드 vncap3을 단자 a와 단자 b 중 어느 것과 접속시킨다. 단자 a는 개방되어 있다. 단자 b는 VBBGEN(n)(24)의 출력과 접속한다. 캐패시터 NCAP13은, 노드 vncap3과 접지 GND의 사이에 배치된다. 스위치 SWN23은, 플래시 메모리(16) 내의 NMOS 트랜지스터의 기판 PSUB를 단자 p, q, r 중 어느 것과 접속한다. 단자 p는 VBBGEN(n)(24)의 출력과 접속한다. 단자 q는 노드 vncap3과 접속한다. 단자 r은 접지 GND와 접속한다.
바이어스 제어 회로 NXn은, 스위치 SWN1n과, 캐패시터 NCAP1n과, 스위치 SW2n을 구비한다.
스위치 SWN1n은, 노드 vncapn을 단자 a와 단자 b 중 어느 것과 접속시킨다. 단자 a는 개방되어 있다. 단자 b는 VBBGEN(n)(24)의 출력과 접속한다. 캐패시터 NCAP1n은, 노드 vncapn과 접지 GND의 사이에 배치된다. 스위치 SWN2n은, 플래시 메모리(16) 내의 NMOS 트랜지스터의 기판 PSUB를 단자 p, q, r 중 어느 것과 접속시킨다. 단자 p는 VBBGEN(n)(24)의 출력과 접속한다. 단자 q는 노드 vncapn과 접속한다. 단자 r은 접지 GND와 접속한다.
VBBGEN(n)(24)은, 복수의 기능 블록(16, 12, 14, 18)에 공통으로 설치되고, 바이어스 전압 (-VBB)를 출력한다.
복수의 바이어스 제어 회로 NX 내지 NXn의 각각은, 대응하는 회로 블록에 대하여 제2 내지 제4 실시 형태에서 설명한 바와 같은 제어를 행한다. 당해 제어에는, 적어도 이하의 처리가 포함된다.
즉, 복수의 바이어스 제어 회로 NX 내지 NXn의 각각은, 대응하는 회로 블록이 선택되었을 때, 대응하는 회로 블록이 동작 모드인 기간에 있어서, VBBGEN(n)(24)으로부터 공급되는 전하를 축적한다. 복수의 바이어스 제어 회로 NX 내지 NXn의 각각은, 대응하는 회로 블록이 동작 모드로부터 대기 모드로 천이할 때, 축적한 전하를 대응하는 회로 블록에 포함되는 MOSFET의 기판에 공급하고, 그 후, VBBGEN(n)(24)의 출력을 기판에 공급시킨다. 복수의 회로 블록 NX1 내지 NX4의 각각은, 우선도를 갖고, 우선도에 기초하여 선택된다.
여기서, 칩 내에 복수의 전원 도메인을 갖고, 전원 도메인마다 전원의 온/오프 및 전원 전압을 별개로 설정할 수 있는 경우에는, 전원 도메인마다 별도의 캐패시터로 하는 것이 바람직하다.
도 13에 있어서, 시각 t0 내지 t1의 기간에, VBBGEN(n)(24) 및 VBBGEN(p)(26)에 의해, 캐패시터 NCAP, PCAP를 충전하고 있지만, VBBGEN(n)(24) 및 VFFGEN(p)(26)의 구동 능력의 제한으로 충전에 시간이 걸린다. 도 13에 있어서, 캐패시터 NCAP, PCAP가 완전히 충전되지 않은 t1 이전의 타이밍에 있어서, 캐패시터 NCAP와 기판 PSUB를 접속하고, 캐패시터 PCAP와 기판 NSUB를 접속해도, 기판 PSUB, NSUB의 전압의 변화량이 작아, 상술한 실시 형태의 효과를 충분히 발휘할 수는 없다.
그래서, 본 실시 형태에서는, 블록마다 개별의 캐패시터 CAP를 사용함으로써, 동작 모드 시에 있어서, 블록에 우선도를 부여하고, 우선도가 높은 블록으로부터 차례로 캐패시터의 충전을 행한다. 이에 의해, 우선도가 높은 블록만을 고속으로 충전할 수 있다. 기판의 전하를 캐패시터로 회생할 때에는, 우선도에 관계없이, 동시에 행해진다.
칩 상의 기능 블록에는, 대기 상태에서의 누설 전류가 문제가 되는 것과, 문제가 안되는 것이 있다. 대기 상태에서의 누설 전류가 문제가 안되는 블록에는, 원래 블록 전체에서의 누설 전류가 작은 것, 및 누설 전류는 크지만, 블록 전체의 전원 공급을 차단하는 것이 가능하기 때문에, 대기 상태로 할 필요가 없는 경우가 있다.
도 17의 기능 블록은, 이하와 같은 특성이 있다.
SRAM(14)은, 데이터를 보존하기 때문에 차단할 수 없고, 누설 전류가 크다. 플래시 메모리(16)는 전원 차단이 가능하다. CPU 코어(12)는 SRAM을 조금 포함하지만, 대부분은 전원 차단이 가능하다. 타이머(18)는 누설 전류가 작다.
이상으로부터, SRAM(14)의 누설 전류 저감이 최우선된다. 따라서, SRAM(14)에 접속되는 캐패시터 NCAP11을 우선적으로 충전하면 된다.
도 18은 전체 블록 공통의 캐패시터를 충전할 때의 노드 vcapn의 전압의 시간 변화를 나타내는 도면이다.
즉, 도 18에는, 모든 기능 블록과 접속되는 1개의 바이어스 제어 회로에 포함되는 캐패시터 NCAP를 충전할 때의, 캐패시터 NCAP의 일단과 접속되는 노드 vncap의 전압의 변화가 나타나 있다.
도 19는, 기능 블록마다 순차로 캐패시터를 충전할 때의 노드 vncap의 전압의 시간 변화를 나타내는 도면이다.
즉, 도 19에는, 우선도가 높은 기능 블록부터 차례로 선택하고, 선택한 기능 블록과 접속되는 바이어스 제어 회로에 포함되는 캐패시터 NCAP를 충전할 때의, 캐패시터 NCAP의 일단과 접속되는 노드 vncap의 전압의 변화가 나타나 있다.
일반적으로, SRAM의 기판의 용량은, 칩 전체의 1/10 이하이므로, 본 실시 형태의 방식에서의 SRAM에 접속되는 캐패시터의 충전에 요하는 시간은, 전체 블록에 공통으로 접속되는 캐패시터의 충전에 요하는 시간 1/10 이하로 할 수 있다.
도 20은 칩 내에서, 기능 블록마다 상이한 바이어스 전압을 인가하기 위한 기판의 단면 구조의 예를 도시하는 도면이다.
지지 기판은 P형으로 하고, 그 안에, 기능 블록마다 분리되어 있는 복수의 Deep n Well이 배치된다.
도 20의 좌측 블록에서는, Deep n Well에는, (VDD+VBB)의 전압이 인가된다. NMOS 트랜지스터와 PMOS 트랜지스터에의 백 바이어스 전압은, 각각 (-VBB), (VDD+VBB)이다.
도 20의 우측 블록에서는, Deep n Well에는 VDD의 전압이 인가된다. NMOS 트랜지스터와 PMOS 트랜지스터에의 백 바이어스 전압은, 각각 0V, VDD이다.
이와 같이, Deep n Well을 사용함으로써, 동일 지지 기판 상에 상이한 백 바이어스 전압의 영역을 설정할 수 있다.
[제6 실시 형태]
도 21은 제6 실시 형태의 바이어스 제어 회로를 도시하는 도면이다.
본 실시 형태에서는, 칩 내부의 기능 블록마다 별개의 캐패시터 CAP를 배치함과 함께, 블록마다의 기판을 단락하는 공통 기판 배선 CSUB, 및 각 기판 PSUBi와 공통 기판 배선 CSUB 사이의 스위치 SW4i(i=1 내지 n)를 구비한다. 칩 내부에는 다양한 기능 블록이 있지만, 완전히 사용되지 않는 기능 블록이 발생하는 경우가 있다. 이 경우, 사용하지 않는 기능 블록은 전원이 차단되어 소비 전력에는 관여하지 않지만, 기판의 용량은 남는다. 그래서, 사용하지 않는 기능 블록의 기판 용량을 캐패시터 CAP로서 사용한다.
도 21에 도시하는 바와 같이, 스위치 SW4i에 의해, 사용하지 않는 기능 블록의 기판 PSUBi를 공통 기판 배선 CSUB에 접속한다. 그리고, 이 사용하지 않는 기능 블록을 백 바이어스 전압 제어의 우선도가 높은 기능 블록에 대하여 캐패시터로서 사용한다.
이와 같이, 사용하지 않는 기능 블록의 기판 용량을 캐패시터로서 사용하면, 백 바이어스 전압 전용의 캐패시터가 없는 경우에도, 캐패시터를 이용한 고속의 백 바이어스 전압의 제어가 가능하게 된다. 또한, 이에 의해, 백 바이어스 전압 전용의 캐패시터분의 칩 면적을 절약할 수 있다.
바이어스 제어 회로 NLk는, 대응하는 회로 블록에 포함되는 MOSFET의 기판과, VBBGEN(n)(24)을 접속할지, 접지 GND와 접속할지, 또는 개방 상태가 될지를 전환할 수 있다.
스위치 SW4k는, 대응하는 회로 블록에 포함되는 MOSFET의 기판과의 사이의 경로 상의 노드 Lk와, 공통 기판 배선 CSUB를 접속할지, 또는 접속하지 않을지를 전환할 수 있다.
사용하지 않는 회로 블록의 바이어스 제어 회로(NXi라 함)는 사용하는 회로 블록의 동작 모드에 있어서, 스위치 SWN3i에 의해, VBBGEN(n)의 출력을 사용하지 않는 회로 블록의 MOSFET 기판인 PSUBi에 공급한다.
사용하는 회로 블록의 바이어스 제어 회로(NXj라 함)는 사용하는 회로 블록이 동작 모드로부터 대기 모드로 천이할 때, 스위치 SWN4i, SWN4j, 공통 기판 배선 CSUB에 의해, PSUBi에 축적된 전하를 사용하는 회로 블록에 포함되는 MOSFET의 기판인 제2 기판에 공급한다.
도 22는, 도 21의 회로 동작을 설명하는 타이밍도이다. VBBGEN(n)(26)의 출력 전압은 항상 (-VBB)로 하고, 기판 PSUB1과 기판 PSUBn의 용량이 동등한 것으로 한다. SRAM(14)을 사용 회로 블록과, 타이머(18)를 사용하지 않는 회로 블록으로 한다. 즉, i=1, 또한 j=n으로 한다.
시각 t0의 초기 상태에 있어서, 기판 PSUB1의 전압 vpsub1과, 기판 PSUBn의 전압 vpsubn은, 모두 접지 전압인 0V로 한다.
CPU 코어(12)는 스위치 SWN31을 c1측, 스위치 SWN41을 y1측, 스위치 SWN3n을 bn측, 스위치 SWN4n을 yn측으로 함으로써, VBBGEN(n)(24)과 기판 PSUBn은 접속되고, 기판 PSUB1은 접지 GND와 접속된다. 이 기간에는, SRAM(14)은 동작 상태이며, 기판 PSUB1은 0V인 상태 그대로이다. 타이머(18)는 충전 모드 상태이며, 기판 PSUBn은, 서서히 (-VBB)를 향해 충전된다. 이 충전에 요하는 시간은, VBBGEN(n)(24)의 최대 출력 전류로 율속된다.
시각 t1에 있어서, 기판 PUBn의 전압이 (-VBB)가 되면, VBBGEN(n)(24)은, 자동으로 정지하고, 충전이 종료된다.
시각 t2에 있어서, 반도체 장치는, SRAM(14)을 동작 상태로부터 대기 상태로 천이하도록 지시를 받는다. 이때, CPU 코어(12)는 스위치 SWN31을 a1측, 스위치 SWN41을 x1측, 스위치 SWN3n을 an측, 스위치 SWN4n은 xn측으로 한다. 이에 의해, VBBGEN(n)(24)과 기판 PSUBn이 분리되고, 기판 PSUB1과 기판 PSUBn이, 공통 기판 배선 CSUB를 통해 접속된다. 이에 의해, 기판 PSUBn에 축적된 부전하에 의해, 기판 PSUB1은 급속하게 충전되고, 기판 PSUB1의 전압 vpsub1과, 기판 PSUBn의 전압 vpsubn은, 동전압인 (-1/2)*VBB가 된다. 이 동작에 요하는 시간은, 스위치 SWN41과, 스위치 SWN4n의 온저항과, 기판 PSUB1과 기판 PSUBn의 용량으로 결정되지만, 온저항을 충분히 작게 함으로써, VBBGEN(n)(24)에 의해, 기판 PSUB1을 충전하는 경우보다도 고속으로 충전할 수 있다.
시각 t3에 있어서, CPU 코어(12)는, 또한, 스위치 SWN31을 b1측, 스위치 SWN41을 y1측, 스위치 SWN3n을 an측, 스위치 SWN4n을 yn측으로 한다. 이에 의해, VBBGEN(n)(24)과 기판 PSUB1이 접속되고, 기판 PSUB1을 (-VBB)까지 서서히 충전한다.
시각 t4에 있어서, 기판 PSUB1의 전압이 (-VBB)가 되면, VBBGEN(n)(24)은, 자동으로 정지하고, 충전이 종료된다.
시각 t5에 있어서, 반도체 장치는, SRAM(14)을 대기 상태로부터 동작 상태로 천이하도록 지시를 받는다. CPU 코어(12)는 스위치 SWN31을 a1측, 스위치 SWN41은 x1측, 스위치 SWN3n을 an측, 스위치 SWN4n을 xn측으로 한다. 이에 의해, 기판 PSUB1과 기판 PSUBn이 다시 접속된다. 이에 의해, 기판 PSUB1의 부전하가 기판 PSUBn에 급속하게 회생되어, 기판 PSUB1의 전압 vpsub1과 기판 PSUBn의 전압 vpsubn은 동전압인 (-3/4)*VBB가 된다. 이 회생 동작의 시간은, 스위치 SWN41과 스위치 SWN4n의 온저항과 기판 PSUB1과 기판 PSUBn의 용량으로 결정되므로, 시각 t2의 동작과 마찬가지로 고속이다.
시각 t6에 있어서, CPU 코어(12)는 스위치 SWN31을 c1측, 스위치 SWN41을 y1측, 스위치 SWN3n을 bn측, 스위치 SWN4n을 yn측으로 한다. 이에 의해, 기판 PSUB1은 급속하게 0V까지 방전된다. 이 방전의 동작도, 스위치 SWN41과 스위치 SWN4n의 온저항과 기판 PSUB1의 용량으로 결정되므로 고속이다. 기판 PSUBn은 VBBGEN(n)(24)이 접속되고, 다시 (-VBB)까지 서서히 충전된다.
시각 t7에 있어서, 기판 PSUB1이 0V까지 방전되면, 회로 블록은 동작 상태가 된다.
시각 t8에 있어서, 기판 PSUBn이 (-VBB)가 되면, VBBGEN(n)(24)은 자동으로 정지하여 충전이 종료된다.
시각 t8의 상태는, 시각 t1의 상태와 동일해진다. 이후에는 t1 내지 t8의 상태를 1사이클로 하여, 처리가 반복된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양한 변경이 가능한 것은 물론이다.
1, 10: 반도체 장치
2: 회로 블록
3: 백 바이어스 발생 회로
12: CPU 코어
14: SRAM
16: 플래시 메모리
18: 타이머
20: 인터페이스
22: 전압 레귤레이터
24: nMOS용 백 바이어스 발생 회로
26: pMOS용 백 바이어스 발생 회로
28: 백 바이어스 발생 회로
C, C11, C12, C21, C22, PCAP, NCAP, NCAP11, NCAP12, NCAP13, NCAP1n: 캐패시터
SWC11, SWC12, SWC13, SWC21, SWC22, SWC23, SWP1, SWP2, SWN1, SWN2, SWN3, SWN11, SWN12, SWN13, SWN1n, SWN21, SWN22, SWN23, SWN2n, SWN31, SWN32, SWN33, SWN3n, SWN41, SWN42, SWN43, SWN4n: 스위치
PSUB, PSUB1, PSUB2, PSUB3, PSUBn: P 기판
NSUB: N 기판
PC1: P 바이어스 제어 회로
NC1, NX1, NX2, NX3, NXn: N 바이어스 제어 회로
P1: PMOS 트랜지스터
N1: NMOS 트랜지스터

Claims (12)

  1. 동작 모드와 대기 모드의 2개의 동작 상태를 갖는 회로 블록과,
    소정의 전압을 출력하는 전압 발생 회로와,
    상기 회로 블록이 상기 동작 모드의 기간에 있어서, 공급되는 전하를 축적하고, 상기 회로 블록이 상기 동작 모드로부터 상기 대기 모드로 천이할 때, 상기 축적한 전하를 상기 회로 블록에 포함되는 MOSFET의 기판에 공급하고, 그 후, 상기 전압 발생 회로의 출력을 상기 기판에 공급시키는 바이어스 제어 회로를 구비하고, 상기 소정의 전압은, 상기 대기 모드에 있어서의 상기 기판의 백 바이어스 전압인, 반도체 장치.
  2. 제1항에 있어서,
    상기 회로 블록은, n형 MOSFET와 p형 MOSFET를 포함하고,
    상기 반도체 장치는,
    상기 대기 모드에 있어서의 상기 n형 MOSFET의 기판의 백 바이어스 전압인 제1 전압을 출력하는 제1 상기 전압 발생 회로와,
    상기 대기 모드에 있어서의 상기 p형 MOSFET의 기판의 백 바이어스 전압인 제2 전압을 출력하는 제2 상기 전압 발생 회로를 구비하고,
    상기 회로 블록이 상기 동작 모드의 기간에 있어서, 공급되는 전하를 축적하고, 상기 회로 블록이 상기 동작 모드로부터 상기 대기 모드로 천이할 때, 상기 축적한 전하를 상기 회로 블록에 포함되는 n형 MOSFET의 기판에 공급하고, 그 후, 상기 제1 전압 발생 회로의 출력을 상기 n형 MOSFET의 기판에 공급시키는 제1 상기 바이어스 제어 회로와,
    상기 회로 블록이 상기 동작 모드의 기간에 있어서, 공급되는 전하를 축적하고, 상기 회로 블록이 상기 동작 모드로부터 상기 대기 모드로 천이할 때, 상기 축적한 전하를 상기 회로 블록에 포함되는 p형 MOSFET의 기판에 공급하고, 그 후, 상기 제2 전압 발생 회로의 출력을 상기 p형 MOSFET의 기판에 공급시키는 제2 상기 바이어스 제어 회로를 구비하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 바이어스 제어 회로는, 상기 회로 블록이 상기 대기 모드로부터 상기 동작 모드로 천이할 때, 상기 기판에 축적된 전하를 상기 캐패시터에 공급하고, 그 후, 상기 기판과 제2 전압의 공급원을 접속하고, 제2 전압은, 상기 동작 모드에 있어서의 상기 기판의 백 바이어스 전압인, 반도체 장치.
  4. 제3항에 있어서,
    상기 바이어스 제어 회로는,
    제1 노드와 상기 제2 전압의 공급원의 사이에 배치된 캐패시터와,
    상기 제1 노드와 상기 전압 발생 회로의 출력 사이의 경로를 접속할지, 또는 차단할지를 전환 가능한 제1 스위치와,
    상기 기판과, 상기 전압 발생 회로를 접속할지, 상기 제1 노드를 접속할지, 또는 상기 제2 전압의 공급원을 접속할지를 전환 가능한 제2 스위치를 구비하는, 반도체 장치.
  5. 제4항에 있어서,
    상기 동작 모드 시에는, 상기 제1 스위치는, 상기 경로를 접속하고, 상기 제2 스위치는, 상기 기판과 상기 제2 전압의 공급원을 접속하고,
    상기 동작 모드로부터 상기 대기 모드로의 천이 지시를 받았을 때, 상기 제1 스위치는, 상기 경로를 차단하고, 상기 제2 스위치는, 먼저, 상기 기판과 상기 제1 노드를 접속하고, 그 후, 상기 기판과 상기 전압 발생 회로를 접속하고,
    상기 대기 모드로부터 상기 동작 모드로 천이하는 지시를 받았을 때, 먼저, 상기 제1 스위치는, 상기 경로를 차단하고, 상기 제2 스위치는, 상기 기판과 상기 제1 노드를 접속하고, 그 후, 상기 제1 스위치는, 상기 경로를 접속하고, 상기 제2 스위치는, 상기 기판과 상기 제2 전압의 공급원을 접속하는, 반도체 장치.
  6. 제3항에 있어서,
    상기 바이어스 제어 회로는,
    제1 노드와 제2 노드의 사이에 배치된 캐패시터와,
    상기 제1 노드와, 상기 전압 발생 회로의 출력을 접속할지, 상기 제2 전압의 공급원을 접속할지, 또는 개방 상태가 될지를 전환 가능한 제1 스위치와,
    상기 기판과, 상기 전압 발생 회로를 접속할지, 상기 제1 노드를 접속할지, 또는 상기 제2 전압의 공급원을 접속할지를 전환 가능한 제2 스위치와,
    상기 제2 노드와, 제3 전압의 공급원과 접속할지, 또는 상기 제2 전압의 공급원과 접속할지를 전환 가능한 제3 스위치를 구비하는, 반도체 장치.
  7. 제6항에 있어서,
    상기 동작 모드 시에는,
    먼저, 상기 제1 스위치는, 상기 제1 노드와 상기 제2 전압의 공급원을 접속하고, 상기 제2 스위치는, 상기 기판과 상기 제2 전압의 공급원을 접속하고, 상기 제3 스위치는, 상기 제2 노드와 상기 제3 전압의 공급원을 접속하고,
    그 후, 상기 제1 스위치는, 상기 개방 상태가 되고, 상기 제2 스위치는, 상기 기판과 상기 제2 전압의 공급원과의 접속을 유지하고, 상기 제3 스위치는, 상기 제2 노드와 상기 제2 전압의 공급원을 접속하고,
    상기 동작 모드로부터 상기 대기 모드로 천이하는 지시를 받았을 때,
    먼저, 상기 제1 스위치는, 상기 개방 상태를 유지하고, 상기 제2 스위치는, 상기 기판과 상기 제1 노드를 접속하고, 상기 제3 스위치는, 상기 제2 노드와 상기 제2 전압의 공급원의 접속을 유지하고,
    그 후, 상기 제1 스위치는, 상기 개방 상태를 유지하고, 상기 제2 스위치는, 상기 기판과 상기 전압 발생 회로를 접속하고, 상기 제3 스위치는, 상기 제2 노드와 상기 제2 전압의 공급원의 접속을 유지하고,
    상기 대기 모드로부터 상기 동작 모드로 천이하는 지시를 받았을 때,
    먼저, 상기 제1 스위치는, 상기 개방 상태를 유지하고, 상기 제2 스위치는, 상기 기판과 상기 제1 노드를 접속하고, 상기 제3 스위치는, 상기 제2 노드와 상기 제2 전압의 공급원의 접속을 유지하고,
    그 후, 상기 제1 스위치는, 상기 제1 노드와 상기 제2 전압의 공급원을 접속하고, 상기 제2 스위치는, 상기 기판과 상기 제2 전압의 공급원을 접속하고, 상기 제3 스위치는, 상기 제2 노드와 상기 제3 전압의 공급원을 접속하고,
    그 후, 상기 제1 스위치는, 상기 개방 상태가 되고, 상기 제2 스위치는, 상기 기판과 상기 제2 전압의 공급원의 접속을 유지하고, 상기 제3 스위치는, 상기 제2 노드와 상기 제2 전압의 공급원을 접속하는, 반도체 장치.
  8. 제6항에 있어서,
    상기 동작 모드 시에는,
    먼저, 상기 제1 스위치는, 상기 제1 노드와 상기 제2 전압의 공급원을 접속하고, 상기 제2 스위치는, 상기 기판과 상기 제2 전압의 공급원을 접속하고, 상기 제3 스위치는, 상기 제2 노드와 상기 제3 전압의 공급원을 접속하고,
    그 후, 상기 제1 스위치는, 상기 제1 노드와 상기 전압 발생 회로의 출력을 접속하고, 상기 제2 스위치는, 상기 기판과 상기 제2 전압의 공급원의 접속을 유지하고, 상기 제3 스위치는, 상기 제2 노드와 상기 제3 전압의 공급원의 접속을 유지하고,
    그 후, 상기 제1 스위치는, 상기 개방 상태가 되고, 상기 제2 스위치는, 상기 기판과 상기 제2 전압의 공급원의 접속을 유지하고, 상기 제3 스위치는, 상기 제2 노드와 상기 제2 전압의 공급원을 접속하고,
    상기 동작 모드로부터 상기 대기 모드로 천이하는 지시를 받았을 때,
    먼저, 상기 제1 스위치는, 상기 개방 상태를 유지하고, 상기 제2 스위치는, 상기 기판과 상기 제1 노드를 접속하고, 상기 제3 스위치는, 상기 제2 노드와 상기 제2 전압의 공급원의 접속을 유지하고,
    그 후, 상기 제1 스위치는, 상기 개방 상태를 유지하고, 상기 제2 스위치는, 상기 기판과 상기 전압 발생 회로를 접속하고, 상기 제3 스위치는, 상기 제2 노드와 상기 제2 전압의 공급원의 접속을 유지하고,
    상기 대기 모드로부터 상기 동작 모드로 천이하는 지시를 받았을 때,
    먼저, 상기 제1 스위치는, 상기 제1 노드와 상기 전압 발생 회로의 출력을 접속하고, 상기 제2 스위치는, 상기 기판과 상기 제2 전압의 공급원을 접속하고, 상기 제3 스위치는, 상기 제2 노드와 상기 제3 전압의 공급원을 접속하고,
    그 후, 상기 제1 스위치는, 상기 개방 상태가 되고, 상기 제2 스위치는, 상기 기판과 상기 제2 전압의 공급원의 접속을 유지하고, 상기 제3 스위치는, 상기 제2 노드와 상기 제2 전압의 공급원을 접속하는, 반도체 장치.
  9. 동작 모드와 대기 모드의 2개의 동작 상태를 갖는 복수의 회로 블록과,
    상기 복수의 회로 블록에 공통으로 설치된 소정의 전압을 출력하는 전압 발생 회로와,
    상기 복수의 회로 블록에, 각각 대응하여 설치된 복수의 바이어스 제어 회로를 구비하고,
    상기 복수의 바이어스 제어 회로의 각각은, 대응하는 회로 블록이 선택되었을 때, 상기 대응하는 회로 블록이 상기 동작 모드인 기간에 있어서, 상기 전압 발생 회로로부터 공급되는 전하를 축적하고, 상기 대응하는 회로 블록이 상기 동작 모드로부터 상기 대기 모드로 천이할 때, 상기 축적한 전하를 상기 대응하는 회로 블록에 포함되는 MOSFET의 기판에 공급하고, 그 후, 상기 전압 발생 회로의 출력을 상기 기판에 공급시키고,
    복수의 회로 블록의 각각은 우선도를 갖고, 상기 우선도에 기초하여 선택되며, 상기 소정의 전압은, 상기 대기 모드에 있어서의 상기 기판의 백 바이어스 전압인, 반도체 장치.
  10. 동작 모드와 대기 모드의 2개의 동작 상태를 갖는 복수의 회로 블록과,
    상기 복수의 회로 블록에 공통으로 설치된 소정의 전압을 출력하는 전압 발생 회로와,
    상기 복수의 회로 블록에, 각각 대응하여 설치된 복수의 바이어스 제어 회로를 구비하고,
    사용하지 않는 회로 블록의 바이어스 제어 회로는, 사용하는 회로 블록의 동작 모드에 있어서, 상기 전압 발생 회로의 출력을 상기 사용하지 않는 회로 블록의 MOSFET 기판인 제1 기판에 공급하고,
    사용하는 회로 블록의 바이어스 제어 회로는, 상기 사용하는 회로 블록이 상기 동작 모드로부터 상기 대기 모드로 천이할 때, 상기 제1 기판에 축적된 전하를 상기 사용하는 회로 블록에 포함되는 MOSFET의 기판인 제2 기판에 공급하고, 그 후, 상기 전압 발생 회로의 출력을 상기 제2 기판에 공급시키는, 반도체 장치.
  11. 제10항에 있어서,
    상기 복수의 회로 블록에 공통으로 설치된 공통 배선을 구비하고,
    상기 바이어스 제어 회로는,
    대응하는 회로 블록에 포함되는 MOSFET의 기판과, 상기 전압 발생 회로를 접속할지, 제2 전압의 공급원과 접속할지, 또는 개방 상태가 될지를 전환 가능한 제1 스위치와,
    상기 제1 스위치와 상기 기판 사이의 경로 상의 노드와 상기 공통 배선을 접속할지, 또는 접속하지 않을지를 전환 가능한 제2 스위치를 포함하고,
    상기 제2 전압은, 상기 동작 모드에 있어서의 상기 기판의 백 바이어스 전압인, 반도체 장치.
  12. 제11항에 있어서,
    상기 사용하는 회로 블록이 동작 모드에 있어서, 상기 사용하지 않는 회로 블록의 바이어스 제어 회로에 있어서, 상기 제1 스위치는, 상기 기판과 상기 전압 발생 회로를 접속하고, 상기 제2 스위치는, 상기 노드와 상기 공통 배선을 접속하지 않고, 상기 사용하는 회로 블록의 바이어스 제어 회로에 있어서, 상기 제1 스위치는, 상기 기판과 상기 제2 전압의 공급원과 접속하고, 상기 제2 스위치는, 상기 노드와 상기 공통 배선을 접속하지 않고,
    상기 사용하는 회로 블록이 상기 동작 모드로부터 상기 대기 모드로 천이하는 지시를 받았을 때,
    상기 사용하지 않는 회로 블록의 바이어스 제어 회로에 있어서, 상기 제1 스위치는, 개방 상태가 되고, 상기 제2 스위치는, 상기 노드와 상기 공통 배선을 접속하고,
    상기 사용하는 회로 블록의 바이어스 제어 회로에 있어서, 먼저, 상기 제1 스위치는, 상기 개방 상태가 되고, 상기 제2 스위치는, 상기 노드와 상기 공통 배선을 접속하고, 그 후, 상기 제1 스위치는, 상기 기판과 상기 전압 발생 회로를 접속하고, 상기 제2 스위치는, 상기 노드와 상기 공통 배선을 접속하지 않는, 반도체 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016092536A (ja) * 2014-10-31 2016-05-23 ルネサスエレクトロニクス株式会社 半導体装置
US10921839B2 (en) * 2017-08-30 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Switchable power supply
JP7195133B2 (ja) * 2018-12-19 2022-12-23 ルネサスエレクトロニクス株式会社 半導体装置
CN112130614B (zh) * 2019-06-24 2021-11-02 华邦电子股份有限公司 反向偏压调整器
JP7256102B2 (ja) * 2019-10-21 2023-04-11 ルネサスエレクトロニクス株式会社 電子システム装置、及び電子システム装置の起動方法
CN112825263A (zh) * 2019-11-20 2021-05-21 合肥格易集成电路有限公司 Nand Flash的电压控制方法及非易失性存储器

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3705842B2 (ja) * 1994-08-04 2005-10-12 株式会社ルネサステクノロジ 半導体装置
KR0172555B1 (ko) * 1995-12-29 1999-03-30 김주용 고속 감지 증폭기
JP3732914B2 (ja) * 1997-02-28 2006-01-11 株式会社ルネサステクノロジ 半導体装置
JP4253052B2 (ja) * 1997-04-08 2009-04-08 株式会社東芝 半導体装置
US6411156B1 (en) * 1997-06-20 2002-06-25 Intel Corporation Employing transistor body bias in controlling chip parameters
JPH11214526A (ja) * 1998-01-21 1999-08-06 Mitsubishi Electric Corp 半導体回路装置
JP2002093195A (ja) 2000-09-18 2002-03-29 Mitsubishi Electric Corp 半導体記憶装置および半導体記憶装置のテスト方法
US6807109B2 (en) * 2001-12-05 2004-10-19 Renesas Technology Corp. Semiconductor device suitable for system in package
JP2004031411A (ja) * 2002-06-21 2004-01-29 Renesas Technology Corp 半導体装置
JP4473669B2 (ja) * 2004-07-28 2010-06-02 株式会社リコー 定電圧回路、その定電圧回路を使用した定電流源、増幅器及び電源回路
US7368976B2 (en) * 2004-11-29 2008-05-06 Stmicroelectronics Pvt. Ltd. Method and apparatus for providing compensation against temperature, process and supply voltage variation
JP5008367B2 (ja) * 2005-09-29 2012-08-22 エスケーハイニックス株式会社 電圧発生装置
JP2007201236A (ja) * 2006-01-27 2007-08-09 Renesas Technology Corp 半導体集積回路
JP4819870B2 (ja) * 2006-02-24 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US7355437B2 (en) * 2006-03-06 2008-04-08 Altera Corporation Latch-up prevention circuitry for integrated circuits with transistor body biasing
JP2008148008A (ja) * 2006-12-11 2008-06-26 Renesas Technology Corp 基板制御回路、半導体集積回路及び基板制御方法
JP2008153415A (ja) * 2006-12-18 2008-07-03 Renesas Technology Corp 半導体集積回路およびその製造方法
US7978001B2 (en) * 2008-09-25 2011-07-12 Via Technologies, Inc. Microprocessor with selective substrate biasing for clock-gated functional blocks
JP2010104195A (ja) * 2008-10-27 2010-05-06 Seiko Epson Corp 電気負荷駆動回路
US7800179B2 (en) * 2009-02-04 2010-09-21 Fairchild Semiconductor Corporation High speed, low power consumption, isolated analog CMOS unit
JP5488361B2 (ja) * 2010-09-15 2014-05-14 富士通株式会社 半導体集積回路
US8373497B2 (en) * 2011-01-11 2013-02-12 Infineon Technologies Ag System and method for preventing bipolar parasitic activation in a semiconductor circuit
JP2012234593A (ja) * 2011-04-28 2012-11-29 Renesas Electronics Corp 半導体装置
US8743647B2 (en) * 2012-02-21 2014-06-03 Synopsys, Inc. Static read only memory device which consumes low stand-by leakage current
KR101926604B1 (ko) * 2012-02-27 2018-12-07 삼성전자 주식회사 스탠바이 모드 바디 바이어스 제어 방법 및 이를 이용한 반도체 장치
US9472948B2 (en) * 2013-09-30 2016-10-18 Infineon Technologies Ag On chip reverse polarity protection compliant with ISO and ESD requirements

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