JPS59129984A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59129984A JPS59129984A JP58004174A JP417483A JPS59129984A JP S59129984 A JPS59129984 A JP S59129984A JP 58004174 A JP58004174 A JP 58004174A JP 417483 A JP417483 A JP 417483A JP S59129984 A JPS59129984 A JP S59129984A
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- JP
- Japan
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- potential
- resistor
- word line
- circuit
- normally
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はショットキ・ゲート型電界効果トランジスタを
用いた半導体記憶装置に関する。
用いた半導体記憶装置に関する。
近年、従来素子の動作速度を上回る三端子能動素子とし
て、ＱａＡｓ等を基板材料とするＭＥＳ（Ｍｅｔａｌ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ） ＊ ＦＥＴ （シ
ョットキＦＥＴ）が注目され、また、これらＦＥＴを集
積化した（） ａ Ａ ｓ集積回路の試作も精力的に行
なわれている。本発明は、ショットキＦＥＴを用いた半
導体メモリの高速化に関する。
て、ＱａＡｓ等を基板材料とするＭＥＳ（Ｍｅｔａｌ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ） ＊ ＦＥＴ （シ
ョットキＦＥＴ）が注目され、また、これらＦＥＴを集
積化した（） ａ Ａ ｓ集積回路の試作も精力的に行
なわれている。本発明は、ショットキＦＥＴを用いた半
導体メモリの高速化に関する。
特願昭５７−５９１９号には、回路構成が簡単で高集積
化に適したノーマリー−オフ型ショットキＦＥＴをメモ
リセルに用い、高速性、高負荷駆動能力に優れるノーマ
リ−・オン型ＦＥＴを周辺駆動回路に用いた構成および
信号振幅の異なるこれら２種の回路を直接接続するため
に、ワード線にレベルクランプ用ダイオードを設けた構
成が提案されている。− 第１図は、上記特願昭５７−５９１９号で提案した半導
体記憶装置の要部を示す図である。第１図において、７
００Ｕ、メモリセルをマトリックス状に配置したセルア
レー、７０１，７０２はメモリセルの選択信号が与えら
れるワード線、７０３゜７０４は、メモリセルの読み出
し、書き込み時に、それぞれ読み出し信号、書き込み信
号の伝達に用いられるデータ線、７０５は、それぞれの
ワード線に駆動信号を供給する複数の駆動回路であり、
７０６はワード線の電位を一定電位でクランプするため
のダイオ°−ド、７０９，７１０，７１３〜７１５．７
１７はノーマリ−魯オン型のショットキＦＥＴ１７１８
〜７２１はノーマリ−・オフ型のショットキＦ’ＥＴ１
’７１２，７１６はレベル・シフトダイオード、７２２
，７２１ｊ：抵抗であり、７０９．７１０，７１２〜７
１７で構成される部分がワード線駆動回路、７１８〜７
２３で構成される部分がメモリセルである。このように
、メモリセルにノーマリ−・オフ型ＰＥＴを使用すると
、レベルシフト回路が不要であるため、回路構成が簡単
であシ、従って、高集積化に適している。一方、ノーマ
リ−・オン型のＦＥＴＨ同寸法のノーマリ−・オフ型Ｆ
ＥＴと比べ、最大流せる電流が数倍以上あるため、高速
で高負荷駆動能力を有しており、高速駆動回路に適して
いる。しかし、このような２種の回路を直接接続するに
は、何らかの手段で、両者の信号レベルを一致させる必
要がある。周知のようにショットキＦＥＴのゲート電極
は、ショットキ接合であるため、ゲート電位がソースま
たは、ドレインの電位に対し、約０．６ Ｖ以上高くな
るとゲートから、ソース″ｉ斤はドレインに電流が流れ
る。第１図のメモリセルにおいては、ＦＥＴ７１８，７
１９のゲートから、ソースに電流が流れると、ＦＥＴ７
２０，７２１のうち、いずれか一方の低レベルを保持し
ているＦＥＴのドレインに電流が流入するため、メモリ
セルの低レベルが上昇し、一定以上の電流になると情報
破壊が起こる。このため、ワード線７０１，７０２の電
位は約０．６以上にすることができない。一方、第１図
のワード線駆動回路に於ては、ＦＥＴのしきい電圧ＶＴ
を例えば、−１，ＯＶとすると、電源ＶＤに約２Ｖの電
圧が必要であり、このとき、ワード線の電位は、メモリ
セ〃、レベルクランプダイオード７０６が接続されてい
ない状態で、第２図（ａ）に示すように約１．５Ｖまで
上昇しうる。先の特願昭５７−５９１９号の装置では、
ワード線の電位を制限するために、レベルクランプダイ
オード７０６を用い、第２図（ｂ）に示すように、ワー
ド線電位を約０．６ｖに抑えている。
化に適したノーマリー−オフ型ショットキＦＥＴをメモ
リセルに用い、高速性、高負荷駆動能力に優れるノーマ
リ−・オン型ＦＥＴを周辺駆動回路に用いた構成および
信号振幅の異なるこれら２種の回路を直接接続するため
に、ワード線にレベルクランプ用ダイオードを設けた構
成が提案されている。− 第１図は、上記特願昭５７−５９１９号で提案した半導
体記憶装置の要部を示す図である。第１図において、７
００Ｕ、メモリセルをマトリックス状に配置したセルア
レー、７０１，７０２はメモリセルの選択信号が与えら
れるワード線、７０３゜７０４は、メモリセルの読み出
し、書き込み時に、それぞれ読み出し信号、書き込み信
号の伝達に用いられるデータ線、７０５は、それぞれの
ワード線に駆動信号を供給する複数の駆動回路であり、
７０６はワード線の電位を一定電位でクランプするため
のダイオ°−ド、７０９，７１０，７１３〜７１５．７
１７はノーマリ−魯オン型のショットキＦＥＴ１７１８
〜７２１はノーマリ−・オフ型のショットキＦ’ＥＴ１
’７１２，７１６はレベル・シフトダイオード、７２２
，７２１ｊ：抵抗であり、７０９．７１０，７１２〜７
１７で構成される部分がワード線駆動回路、７１８〜７
２３で構成される部分がメモリセルである。このように
、メモリセルにノーマリ−・オフ型ＰＥＴを使用すると
、レベルシフト回路が不要であるため、回路構成が簡単
であシ、従って、高集積化に適している。一方、ノーマ
リ−・オン型のＦＥＴＨ同寸法のノーマリ−・オフ型Ｆ
ＥＴと比べ、最大流せる電流が数倍以上あるため、高速
で高負荷駆動能力を有しており、高速駆動回路に適して
いる。しかし、このような２種の回路を直接接続するに
は、何らかの手段で、両者の信号レベルを一致させる必
要がある。周知のようにショットキＦＥＴのゲート電極
は、ショットキ接合であるため、ゲート電位がソースま
たは、ドレインの電位に対し、約０．６ Ｖ以上高くな
るとゲートから、ソース″ｉ斤はドレインに電流が流れ
る。第１図のメモリセルにおいては、ＦＥＴ７１８，７
１９のゲートから、ソースに電流が流れると、ＦＥＴ７
２０，７２１のうち、いずれか一方の低レベルを保持し
ているＦＥＴのドレインに電流が流入するため、メモリ
セルの低レベルが上昇し、一定以上の電流になると情報
破壊が起こる。このため、ワード線７０１，７０２の電
位は約０．６以上にすることができない。一方、第１図
のワード線駆動回路に於ては、ＦＥＴのしきい電圧ＶＴ
を例えば、−１，ＯＶとすると、電源ＶＤに約２Ｖの電
圧が必要であり、このとき、ワード線の電位は、メモリ
セ〃、レベルクランプダイオード７０６が接続されてい
ない状態で、第２図（ａ）に示すように約１．５Ｖまで
上昇しうる。先の特願昭５７−５９１９号の装置では、
ワード線の電位を制限するために、レベルクランプダイ
オード７０６を用い、第２図（ｂ）に示すように、ワー
ド線電位を約０．６ｖに抑えている。
しかし、第１図の回路構成には次のような問題がある。
第３図に示すように、ノーマリ・オン型ＦＥＴ７０９，
７１０のゲート電位をそれぞれ、ＶＧＩ −Ｖａｘ
トする。今、ｖＧ、カ高Ｌ／へＡ／、 Ｖ。
７１０のゲート電位をそれぞれ、ＶＧＩ −Ｖａｘ
トする。今、ｖＧ、カ高Ｌ／へＡ／、 Ｖ。
が低レベルにあｐ、ＦＥＴ’７１０がオフ状態にあると
する。このとき、出力■。Ａｖレベルは、第４図のよう
に決まる。第４図には、ＶｏｌＯ値を変えたときの、Ｆ
ＥＴ７０９の電流電圧特性曲線と、レベルクランプ用ダ
イオード７０６の電流電圧特性曲線がそれぞれ対応する
素子と同じ符号で示しである。出力■。の電位は、第４
図中○印で示した２つの電流電圧特性曲線の交点で定ま
る。第４図から明らかなように、ＦＥＴ７１０がオフし
た状態のままＶａｌの電位が高レベルから下がってきた
場合、Ｖｏの電位はほとんど変化しない。これは、ダイ
オード７０６の電流が電圧に対し指数関数的に変化する
ためである。第１図の回路の動特性全回路シミュレーシ
ョンによって調べると、第５図のような結果を得た。第
５図（ｂ）は、第３図のＶｏの出力波形であシ、実線が
立下り時、破線が立上９時に対応している。また、第５
図（ａＪば、第３図のＶＧＩ、Ｖ−（）２への入力波形
を表わしている。第１図の回路において、ワード線駆動
回路の入力端子７０８の電位が立下る時を考えると、第
１図のＦＥＴ７０９．７１０のゲート電位（第３図のＶ
（）１．ｖＧ２）は、第５図（ａ） （７）実線ノヨウ
に変化する。第５図（ａ）において、ｖＧ２の変化がＶ
ＧＩの変化よυも遅いのは、第１図に示すように、ｖＧ
２の方にインバータ・１段分の遅れがあるためである。
する。このとき、出力■。Ａｖレベルは、第４図のよう
に決まる。第４図には、ＶｏｌＯ値を変えたときの、Ｆ
ＥＴ７０９の電流電圧特性曲線と、レベルクランプ用ダ
イオード７０６の電流電圧特性曲線がそれぞれ対応する
素子と同じ符号で示しである。出力■。の電位は、第４
図中○印で示した２つの電流電圧特性曲線の交点で定ま
る。第４図から明らかなように、ＦＥＴ７１０がオフし
た状態のままＶａｌの電位が高レベルから下がってきた
場合、Ｖｏの電位はほとんど変化しない。これは、ダイ
オード７０６の電流が電圧に対し指数関数的に変化する
ためである。第１図の回路の動特性全回路シミュレーシ
ョンによって調べると、第５図のような結果を得た。第
５図（ｂ）は、第３図のＶｏの出力波形であシ、実線が
立下り時、破線が立上９時に対応している。また、第５
図（ａＪば、第３図のＶＧＩ、Ｖ−（）２への入力波形
を表わしている。第１図の回路において、ワード線駆動
回路の入力端子７０８の電位が立下る時を考えると、第
１図のＦＥＴ７０９．７１０のゲート電位（第３図のＶ
（）１．ｖＧ２）は、第５図（ａ） （７）実線ノヨウ
に変化する。第５図（ａ）において、ｖＧ２の変化がＶ
ＧＩの変化よυも遅いのは、第１図に示すように、ｖＧ
２の方にインバータ・１段分の遅れがあるためである。
第５図（ｂ）において、立下り時、Δｔで表わされる時
間の間、Ｖｏの電位はゆるやかに低下し、その後急速に
立下っている。これは、Δｔの時間中、ＦＥＴ７１０が
オフ状態となっているため、ＶＧｉの電位が立下り、Ｆ
ＥＴ７０９の電流が減少しても１．駆動回路の出力端の
電位ｖ０が前述の理由であまシ低下しないことによる。
間の間、Ｖｏの電位はゆるやかに低下し、その後急速に
立下っている。これは、Δｔの時間中、ＦＥＴ７１０が
オフ状態となっているため、ＶＧｉの電位が立下り、Ｆ
ＥＴ７０９の電流が減少しても１．駆動回路の出力端の
電位ｖ０が前述の理由であまシ低下しないことによる。
このように、ワード線の電位の上昇を制限するために、
レベルクランプ・ダイオードを用いると、ワード線電位
の立下υが遅くなる欠点がある。
レベルクランプ・ダイオードを用いると、ワード線電位
の立下υが遅くなる欠点がある。
本発明の目的は、上記のようなワード線立上シ時の遅延
１時間増大がなく、より高速な半導体記憶装置を提供す
ることにある。
１時間増大がなく、より高速な半導体記憶装置を提供す
ることにある。
かかる目的を達成するため、本発明は、ワード線電位の
クランプ回路と己で、少なくとも抵抗を含む回路を用い
ることを特徴とするものである。
クランプ回路と己で、少なくとも抵抗を含む回路を用い
ることを特徴とするものである。
以下、実施例を用いて、本発明の詳細な説明する。第６
図は本発明の一実施例の要部を示す回路図である。図に
おいて、７００ばメモリセルをマトリクス状に配置した
セルアレー、７０１，７０２はメモリセルの選択信号が
与えられるワード線、７０３．７０４はメモリセルの読
み出し時、書き込み時に、それぞれ読み出し信号、書き
込み信号の伝達に用いられるデータ線、７０５ば、それ
ぞれのワード線に駆動信号を供給する複数の駆動回路で
あり、７０９，７１０，７１３〜７１５゜７１７はノー
マリ−・オン型のショットキＦ’ＥＴ。
図は本発明の一実施例の要部を示す回路図である。図に
おいて、７００ばメモリセルをマトリクス状に配置した
セルアレー、７０１，７０２はメモリセルの選択信号が
与えられるワード線、７０３．７０４はメモリセルの読
み出し時、書き込み時に、それぞれ読み出し信号、書き
込み信号の伝達に用いられるデータ線、７０５ば、それ
ぞれのワード線に駆動信号を供給する複数の駆動回路で
あり、７０９，７１０，７１３〜７１５゜７１７はノー
マリ−・オン型のショットキＦ’ＥＴ。
７１８〜７２１はノーマリ−・オフ型のショットキＦＥ
Ｔ１７１２，７１６（ｌ−ｔ、直列接続された少なくと
も１個以上のダイオード、７２２，７２３は抵抗であり
、７０９，７１０，７１２〜７１７で構成される部分が
ワード線駆動回路、７１８〜７２３で構成される部分が
メモリセルである。以上の回路構成は、前述の特願昭５
７−５９１９号の構成と同じであるので、その詳細な説
明は省略する。７０６はワード線電位を一定電位でクラ
ンプするためのダイオード、７２４はダイオード７０６
と並列に接続された抵抗であり、ダイオード７０６と抵
抗７２４によりクランプ回路７３０を構成する。第６図
の回路において、第１図の回路の欠点が解消できること
を、第７図及び第８図を用いて説明する。
Ｔ１７１２，７１６（ｌ−ｔ、直列接続された少なくと
も１個以上のダイオード、７２２，７２３は抵抗であり
、７０９，７１０，７１２〜７１７で構成される部分が
ワード線駆動回路、７１８〜７２３で構成される部分が
メモリセルである。以上の回路構成は、前述の特願昭５
７−５９１９号の構成と同じであるので、その詳細な説
明は省略する。７０６はワード線電位を一定電位でクラ
ンプするためのダイオード、７２４はダイオード７０６
と並列に接続された抵抗であり、ダイオード７０６と抵
抗７２４によりクランプ回路７３０を構成する。第６図
の回路において、第１図の回路の欠点が解消できること
を、第７図及び第８図を用いて説明する。
第８図は、第７図の回路構成において、ゲート電位Ｖｃ
２がＦＥＴ７１０をオフとするレベルにあるときの、Ｆ
ＥＴ７０９の電流電圧特性曲線とクランプ回路７３０の
電流電圧特性曲線を示したものであり、これらの曲線に
は、それぞれ対応する回路素子と同じ符号が記しである
。第８図から明らかなように、第４図の場合と異なり、
ゲート電位ＶＧＩが低下すると、クランプ回路の出力電
位Ｖｏ （第８図中○印をつけた点で与えられる）は
、これに伴って、低下することがわかる。第７図におい
て、抵抗７２４の値をＲ，ＦＥＴ７０９のゲート長をＬ
′ｙ−ト幅をＷｌ しきい電圧をＶｔとし、ＦＥＴ ７
０９の電流Ｉが Ｉ ＝ Ｎｏ 、（Ｖａｌ Ｖｏ Ｖｔ
） ２ （１）で与えられるとする。但し、
β。ばＦＥＴの相互フンダクタンス係数、Ｖｎ ＞ＶＧ
Ｉ ＶＴとする。
２がＦＥＴ７１０をオフとするレベルにあるときの、Ｆ
ＥＴ７０９の電流電圧特性曲線とクランプ回路７３０の
電流電圧特性曲線を示したものであり、これらの曲線に
は、それぞれ対応する回路素子と同じ符号が記しである
。第８図から明らかなように、第４図の場合と異なり、
ゲート電位ＶＧＩが低下すると、クランプ回路の出力電
位Ｖｏ （第８図中○印をつけた点で与えられる）は
、これに伴って、低下することがわかる。第７図におい
て、抵抗７２４の値をＲ，ＦＥＴ７０９のゲート長をＬ
′ｙ−ト幅をＷｌ しきい電圧をＶｔとし、ＦＥＴ ７
０９の電流Ｉが Ｉ ＝ Ｎｏ 、（Ｖａｌ Ｖｏ Ｖｔ
） ２ （１）で与えられるとする。但し、
β。ばＦＥＴの相互フンダクタンス係数、Ｖｎ ＞ＶＧ
Ｉ ＶＴとする。
このとき、クランプ回路７３０の出力電位Ｖ。が充分低
く、Ｖｏの電位が抵抗７２４を流れる電流Ｉのみで決ま
るとすると、 Ｖ、＝Ｉ・Ｒ（２） より、 となる。出力電位ｖ０を例えば、０．６Ｖにとりたい場
合、（３）式を用いて、ゲート電位ｖＧｌの最高値を与
えることで抵抗７２４の値（Ｒｅ とする）を決、める
ことかできる。抵抗７２４の効果があるのは、その抵抗
値Ｒが、はぼ５Ｒｏまで、また、出力電位■。が低くな
りすぎないためには、はぼの実施例におけるクランプ回
路７３０の出力ｖ０の波形を示したものである。第９図
から明らかなように、第５図の場合のような出力立下シ
時の遅延時間の増大の問題が解決されている。
く、Ｖｏの電位が抵抗７２４を流れる電流Ｉのみで決ま
るとすると、 Ｖ、＝Ｉ・Ｒ（２） より、 となる。出力電位ｖ０を例えば、０．６Ｖにとりたい場
合、（３）式を用いて、ゲート電位ｖＧｌの最高値を与
えることで抵抗７２４の値（Ｒｅ とする）を決、める
ことかできる。抵抗７２４の効果があるのは、その抵抗
値Ｒが、はぼ５Ｒｏまで、また、出力電位■。が低くな
りすぎないためには、はぼの実施例におけるクランプ回
路７３０の出力ｖ０の波形を示したものである。第９図
から明らかなように、第５図の場合のような出力立下シ
時の遅延時間の増大の問題が解決されている。
第１０図は、本発明の他の実施例の要部を示す回路図で
ある。第１０図の回路は第６図の回路で、レベルクラン
プ・ダイオード７０６を除いて、抵抗７２４のみでレベ
ルクランプ回路７３０を構成したものである。第８図で
述べたように、抵抗７２４によってワード線電位の上昇
が抑えられるため、メモリセルのＦＥＴ７１８及び７１
９のゲートへ流れる電流は比較的小さい値に抑えること
ができる。従って、第１０図のようにレベルシフトダイ
オードを省いても、実用上問題ないように回路設計を行
うことができる。
ある。第１０図の回路は第６図の回路で、レベルクラン
プ・ダイオード７０６を除いて、抵抗７２４のみでレベ
ルクランプ回路７３０を構成したものである。第８図で
述べたように、抵抗７２４によってワード線電位の上昇
が抑えられるため、メモリセルのＦＥＴ７１８及び７１
９のゲートへ流れる電流は比較的小さい値に抑えること
ができる。従って、第１０図のようにレベルシフトダイ
オードを省いても、実用上問題ないように回路設計を行
うことができる。
第６図及び第１０図の抵抗７２４Ｈ１第１１図（ａ）、
（ｂ）のようにゲートをソースに短絡したノーマリ・
オン型のショットキＦＥＴ７２５で置きかえることがで
きる。この場合、このＦＥＴ７２５はＦＥＴ７０９と同
様にバラツクので、出力電位Ｖｏのバラツキを低減する
ことができ、よシ好ましい。ＦＥＴ ７２５の電流電圧
特性は第１２図に示すようにしきい電圧Ｖ〒によって、
その電流が飽和する点が異なる。第１１図（ｂＪの構成
の場合、ＦＥＴ ７２５とダイオード７０６からなるレ
ベルクランプ回路７３０′の電流電圧特性曲線は、第１
３図の７３０′で示すようになるため、７丁が浅い場合
、第４図のときと同様の理由で、出力電位Ｖｏの立上り
遅延が犬きくなる。したがって、ＦＥＴ ７２５）ｊ、
、＠イ電圧Ｖ ｔ トシテｔｒａ、−０，６Ｖより深い
ことが望ましい。
（ｂ）のようにゲートをソースに短絡したノーマリ・
オン型のショットキＦＥＴ７２５で置きかえることがで
きる。この場合、このＦＥＴ７２５はＦＥＴ７０９と同
様にバラツクので、出力電位Ｖｏのバラツキを低減する
ことができ、よシ好ましい。ＦＥＴ ７２５の電流電圧
特性は第１２図に示すようにしきい電圧Ｖ〒によって、
その電流が飽和する点が異なる。第１１図（ｂＪの構成
の場合、ＦＥＴ ７２５とダイオード７０６からなるレ
ベルクランプ回路７３０′の電流電圧特性曲線は、第１
３図の７３０′で示すようになるため、７丁が浅い場合
、第４図のときと同様の理由で、出力電位Ｖｏの立上り
遅延が犬きくなる。したがって、ＦＥＴ ７２５）ｊ、
、＠イ電圧Ｖ ｔ トシテｔｒａ、−０，６Ｖより深い
ことが望ましい。
なお、駆動回路としては、第１４図のような回路も用い
ることができる。第１４図において、７２６．７２７は
、それぞれ、レベルシフトダイオード７１２，７１６と
並列に接続された容量であシ、駆動回路の高速化に効果
がある。
ることができる。第１４図において、７２６．７２７は
、それぞれ、レベルシフトダイオード７１２，７１６と
並列に接続された容量であシ、駆動回路の高速化に効果
がある。
だが１、例えば抵抗のような電流調整機能をもつもので
あれば、本発明で得られる効果には変わシない。また、
メモリセルの負荷７２２，７２３Ｕ抵抗としたが、ゲー
トをソースに接続されたノーマリ−・オン型ＦＥ、Ｔで
あっても、本発明で得られる効果には何らの変わりもな
い。
あれば、本発明で得られる効果には変わシない。また、
メモリセルの負荷７２２，７２３Ｕ抵抗としたが、ゲー
トをソースに接続されたノーマリ−・オン型ＦＥ、Ｔで
あっても、本発明で得られる効果には何らの変わりもな
い。
以上述べた如く、本発明によれば、ワード線立下り時の
遅延時間の増大が抑えられ、よ−シ高速な半導体記憶装
置が実現できる。
遅延時間の増大が抑えられ、よ−シ高速な半導体記憶装
置が実現できる。
第１図は従来の半導体記憶装置を示す図、第２図乃至第
５図は第１図の動作を説明するための図、第６図、第１
０図、第１１図（ａ）、 （ｂ）及び第１４図はそれぞ
れ本発明の一実施例の要部を示す図、第７図乃至第９図
、第１２図及び第１３図は、本発明の実施例の動作を説
明するための図である。 ７００・・・メモリセルアレー、７０１，７０２・・・
ワード線、７０５・・・ワード線駆動回路、７０６・・
・ダイオード、７２４・・・抵抗、７３０，７３０’・
・・レベルクランプ回路。 第 Ｚ 図 Ｏｖ 第 ３ 刀 ￥１４ 図 ｏ、ｓ ｔ、。 Ｖｏ （Ｖｏｌｔ） ’ｚ’′ｌ 図 Ｖｏ（Ｖｏｌｔ） 第 ９［２１１ （Ｖρ１ 立、′ｒ−リ吟） 拓 ＩＺ 図 − Ｖｏ（Ｖｏｌｔ） 第 １３ 図 ０．５ ．１０ Ｖｏ（Ｖｏｌｔ）
５図は第１図の動作を説明するための図、第６図、第１
０図、第１１図（ａ）、 （ｂ）及び第１４図はそれぞ
れ本発明の一実施例の要部を示す図、第７図乃至第９図
、第１２図及び第１３図は、本発明の実施例の動作を説
明するための図である。 ７００・・・メモリセルアレー、７０１，７０２・・・
ワード線、７０５・・・ワード線駆動回路、７０６・・
・ダイオード、７２４・・・抵抗、７３０，７３０’・
・・レベルクランプ回路。 第 Ｚ 図 Ｏｖ 第 ３ 刀 ￥１４ 図 ｏ、ｓ ｔ、。 Ｖｏ （Ｖｏｌｔ） ’ｚ’′ｌ 図 Ｖｏ（Ｖｏｌｔ） 第 ９［２１１ （Ｖρ１ 立、′ｒ−リ吟） 拓 ＩＺ 図 − Ｖｏ（Ｖｏｌｔ） 第 １３ 図 ０．５ ．１０ Ｖｏ（Ｖｏｌｔ）
Claims (1)
- 【特許請求の範囲】 １、 ノーマリオフ型のショットキ・ゲート型電界効果
トランジスタを用いたスタティック型メモリセルをマト
リックス状に配置したメモリセルアレーと、該セルアレ
ーの各列に配置されたメモリセルに共通に接続された複
数のワード線と、上記ワード線の各々に駆動信号を供給
するための、ノーマリー−オン型のショットキ・ゲート
型電界効果トランジスタを用いた複数の駆動回路と、上
記ワード線の各々に接続された抵抗を有する複数のレベ
ルクランプ回路と−７５）らなることを特徴とする半導
体記憶装置。 ２、上記レベルクランプ回路が、上記抵抗と並列接続さ
れたダイオードを有することを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。 ３、上記抵抗をドレインが上記ワード線に接続され か
つゲートとソースが共通接続され次ノーマリ−・オン型
電界効果トランジスタで置き換えたことを特徴とする特
許請求の範囲第１項又は第２項に記載の半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004174A JPS59129984A (ja) | 1983-01-17 | 1983-01-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004174A JPS59129984A (ja) | 1983-01-17 | 1983-01-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59129984A true JPS59129984A (ja) | 1984-07-26 |
Family
ID=11577350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58004174A Pending JPS59129984A (ja) | 1983-01-17 | 1983-01-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59129984A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008262637A (ja) * | 2007-04-12 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
1983
- 1983-01-17 JP JP58004174A patent/JPS59129984A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008262637A (ja) * | 2007-04-12 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
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