CN1933017A - 半导体器件 - Google Patents

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Abstract

根据本发明的实施例的半导体器件，包括：振荡电路，其包括多个串联连接的逻辑电路；以及错误检测电路，用于接收多个逻辑电路中的至少两个逻辑电路的输出信号，并且如果输出信号之间的相差不在预定相差范围内，则暂停振荡电路的操作，以向振荡电路的其他模块通知在振荡电路中发生了错误。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，特别涉及一种用于检测在环形振荡器电路或其他这种振荡器中生成的软错误并且防止因软错误而引起故障的半导体器件。
背景技术
近年来，随着在由诸如MOSFET等场效应管组成的半导体器件的半导体工艺中的微型化，由辐射(例如高能中子辐射、热中子辐射和α辐射)引起的瞬变错误(软错误)已经被认为是一个问题。作为软错误的一个例子，存在SEU(单事件翻转)，其是指因辐射产生的电荷而使节点中累积的电荷下降，从而发生逻辑反转。一般而言，SEU的发生取决于在信息存储节点中累积的电荷量(节点电压×节点电容)和在由于辐射而在衬底中生成的电荷当中的聚集到信息存储节点的电荷量(收集的电荷量)之间的折衷。收集的电荷量通常与信息存储节点的面积(准确地说是体积)成正比。作为本发明的发明人进行实验的结果，显示了只要电压电平是恒定的，则较小的扩散层对SEU具有较高的抵抗性。如果电压因微型化而下降，则下降比率取决于上述累积的电荷量和收集的电荷量之间的关系。
SEU引发了例如数据反转的问题，即存储在存储单元中的数据与初始数据不同。将电容器添加到存储节点或者将ECC(错误校正码)添加到电路，给出了解决SEU的典型对策。
存储单元通过采取上述对策可以避免SEU。不过，如果采用这种对策来解决在用于传输时钟信号等的电路中发生的SEU时，则会减小工作速度或者大幅度增加芯片面积，因此这种对策不合适。
与存储单元的SEU(数据反转)相比，SET(单事件瞬变)是由被发送到信号传输逻辑电路(为方便起见下面将其称为“动态电路”)的辐射而生成的噪声引起的信号传输错误。
关于SET，Norbert Seifert等人在“Frequency Dependent of SoftError Rates For Sub-micron CMOS Technologies”(亚微米CMOS技术中的频率软错误依赖)一文中指出，SEU更可能在具有较多信号路径或者较高工作频率的电路中发生。这种关系可以用模型表达式即表达式1和表达式2来表述：
Pset∝f(f＝工作频率)            (1)
Pset∝N(N＝目标信号路径)        (2)
其中Pset表示错误发生率。
也就是说，随着半导体集成电路的工作频率的提高，从表达式1可知SET的发生率增大。随着半导体工艺中微型化的进展和电路规模的扩大，从表达式2可知SET的发生率增大。
作为解决SET的对策，在Pitsini Mongkolkachit等的“DesignTechnique for Mitigation of Alpha-particle-Induced Single-EventTransients in Combination Logic”(在组合逻辑中引入阿尔法粒子的单事件瞬变的迁移的设计技术)一文中讲述了使用多数(majority)电路或符合(coincidence)电路来防止SET的技术。不过，集成多数电路或符合电路增大了电路面积，因此有可能在有限区域中不能嵌入必要的功能部件。
一般来说，半导体集成电路的大多数模块具有有效模式和暂停模式。SET为在有效模式中发生的错误。从以上讲述可以知道，一直以高速工作的部件最需要用于防止SET的措施。部件的例子包括环形振荡器电路，用于生成半导体集成电路的内时钟。图7示出了现有典型环形振荡器电路的例子。
在图7的环形振荡器电路中，奇数个反相器电路串联连接，并且最后一个反相器电路的输出为第一个反相器电路的输入。在图7的现有技术中，如果n＝7，则连接15个反相器电路。图8为环形振荡器的操作的时序图。如图8所示，如果没有发生软错误，则第5个电路(点A)、第10个电路(点B)，以及第15个电路(点C)示出了用实线表示的波形。
不过，如果在时间t1上第10个反相器电路的输出中发生软错误，并且在正常情况下处于高电平的信号变为低电平，则从时间t1之后电路显示出由虚线表示的波形。也就是说，从时间t1之后，每一个点上的波形的相位相对于时间t1之前的波形是前进的。软错误被传播。当错误到达输出级时，在图8中在时间t1之前和之后都增加了高电平时段，并且在该时段中改变了输出波形的相位。结果，输出波形的改变使得其相位前进。如果具有相移的输出波形被输入到其他逻辑电路，则由于时序差异，电路会引起诸如在读取数据中发生错误或者操作失败等问题。
此外，在被软错误改变了波形的波传播到环形振荡器电路的所有反相器电路之后，也就是，在输出波形的一个循环之后，反相器电路之间的相对相差成为初始相差。因此，上述问题不会发生。
日本未审专利申请公开第2004-221697号和第2004-328843号公开了控制类似环形振荡器电路的振荡电路的振荡波形的技术。在日本未审专利申请公开第2004-221697中公开的电路调整压控振荡器的控制电压，以便当振荡停止周期多于预定周期时使振荡器的振荡正常化。
此外，在日本未审专利申请公开第2004-328843中公开的电路在对通过使用从振荡电路输出的信号来生成预定电压的DC/DC转换器中的输出电压和参考电压进行比较的情况下，控制振荡电路的输出信号。
不过，在日本未审专利申请公开第2004-221697号和第2004-328843号中公开的电路检测连续的波形异常，因此不能检测诸如软错误等在短时间内只发生一次的波形异常。
发明内容
根据本发明的半导体器件，多个逻辑电路中的至少两个逻辑电路的输出波形被监控。如果输出波形之间的相差不在预定范围内，则错误检测电路对此进行检测。根据检测结果，错误检测电路输出复位信号，以向其它模块通知在振荡电路中发生了错误。因此，即使在振荡电路中发生了软错误，半导体器件的整个操作保持正常而不会传播软错误。
根据本发明，可以根据一个振荡电路的系统的相差来检测软错误的发生。因此，根据本发明的电路，与现有多数电路或符合电路不同，不必准备具有相同结构的多个电路，这使得能够节省电路面积。
附图说明
下面结合附图进行的讲述，将使本发明的上述和其他目的、优点和特征更加清楚，其中：
图1为根据本发明的第一实施例的环形振荡器电路和错误检测电路的框图；
图2为第一实施例的环形振荡器电路的框图；
图3为第一实施例的相位检测电路的电路图；
图4为第一实施例的相位检测电路的操作的时序图；
图5为第一实施例的相位检测电路和错误检测电路的操作的时序图；
图6为根据本发明的第二实施例的环形振荡器电路和错误检测电路的框图；
图7为现有环形振荡器电路的电路图；以及
图8为在发生软错误的情况下现有环形振荡器电路的时序图。
具体实施方式
下面参照示出的实施例来在此讲述本发明。本领域的技术人员都知道，使用本发明的讲述可以实现许多可选实施例，并且本发明并不限于用于讲解目的的实施例。
第一实施例
根据本发明的第一实施例的半导体器件包括振荡电路(例如环形振荡器电路)10和错误检测电路20。在第一实施例的半导体器件中，当环形振荡器电路10中发生软错误，并且在环形振荡器电路中生成的波形中引发的相差大于预定相差时，错误检测电路20检测相差，以输出错误检测信号(例如复位信号)并且通知其他电路模块发生了错误。
图1示出了第一实施例的环形振荡器电路10和错误检测电路20。如图1所示，环形振荡器电路10包括多个奇数个(2n+1：n为整数)逻辑电路(例如反相器电路或NAND门)。在该实施例中，讲述了n＝7的情况。在这种情况下，在环形振荡器电路10中，NAND门位于第一级中，并且NAND门的输出端与14个反相器电路串联连接，并且最后一个反相器电路的输出端与NAND门的一个输入端相连。从错误检测电路20通过开关SW将复位信号输入到NAND门的另一输入端。环形振荡器电路10根据复位信号可以在有效模式和暂停模式中进行切换：在有效模式中，第一个电路的输出端与第一个电路的输入端相连，而在暂停模式中，环形振荡器电路10的第一个电路的输入端与接地电位相连，并且最后一个电路的输出端与第一个电路的输入端断开。例如，如果输入到NAND门的复位信号为高电平(例如电源电位VDD)，则NAND门作为对最后一个反相器电路的输出信号进行反相并且将其输出的第一反相器电路来工作。如果复位信号为低电平(例如接地电位)，则输出信号为高电平，而不管最后一个反相器电路的输出如何，从而停止环形振荡器电路10的振荡。顺便提一下，本实施例讲述了暂停环形振荡器电路10的操作的例子。不过，如果不暂停环形振荡器电路10的操作，则使用置位信号A1来将开关SW连接到电源电位VDD侧，以不暂停振荡电路的操作。
错误检测电路20根据环形振荡器电路10的多个接触点处的输出信号之间的相差来检测软错误的发生。图2为错误检测电路20的详细框图。下面参照图2来详细讲述错误检测电路20。
错误检测电路20包括监控电路21、确定电路22和控制电路23。监控电路21监控至少第2n+1/k个反相器电路的输出信号，其中k小于n，并且为2n+1的约数。在以下对本实施例的讲述中，以n＝7且k＝3来作为例子。在本实施例中，监控电路21包括相位比较器211～213。每一个相位比较器接收两个反相器电路的输出信号。如果两个反相器电路的输出波形之间的相差处于预定范围内，则输出低电平(下面将其称为“0”)信号；否则，输出高电平(下面将其称为“1”)信号。
本实施例的讲述是基于n＝7且k＝3的假设，因此第5个反相器电路的输出信号(a)、第10个反相器电路的输出信号(b)和第15个反相器电路的输出信号(c)被输入到监控电路21。根据每一个接触点处的波形，相位比较器211检测点a和点b之间的相差(a-b)，相位比较器212检测点b和点c之间的相差(b-c)，以及相位比较器213检测点c和点a之间的相差(c-a)。后面将详细讲述相位比较器。
确定电路22根据相位比较器211～213的检测结果来确定相差是否处于预定范围中，从而输出确定信号X。例如，如果相差处于预定范围内，则输出为“0”的确定信号X。如果只有一个相差不处于预定范围内，则输出为“1”的确定信号X。
如果确定信号X为“0”，则控制电路23将环形振荡器电路10的最后一个电路的输出(c)作为最后输出OUT输出到半导体器件的其他模块。此外，如果确定信号X为“1”，则停止最后输出OUT，并且将复位信号从“1”变成“0”，以暂停环形振荡器电路10的振荡，并且通知半导体器件的其他模块检测到异常。另外，控制电路23具有自接通电源起经过预定时段之后发送振荡电路的输出信号的功能。顺便提一下，当开关SW与电源电位VDD侧相连时，控制电路在不停止环形振荡器电路10的振荡的情况下通知半导体器件的其他模块检测到异常。
在这里，详细讲述相位比较器。作为其例子，图3为用于接收第5个和第10个反相器电路的输出波形来作为输入波形的相位比较器211的电路图。如图3所示，相位比较器211包括延迟电路31、EX-NOR32、滤波器电路33和D-FF(D-触发器)34。延迟电路31通过给出延迟来将输入波形a变成波形a’，以使波形a’基本上与波形b反相。EX-NOR 32接收波形a’和波形b，并且如果两个输入波形具有相同的逻辑类型，则输出“1”来作为Diff-out。如果Diff-out的脉宽大于预定宽度，则滤波器电路33将信号传输到随后的D-FF。D-FF 34包括输入端C和D，以及输出端Q。输入端D与电源电位VDD相连。当输入信号的上升沿被输入到输入端C时，D-FF 34将“1”作为Latch_out输出到输出端Q。
图4为相位比较器211的操作的时序图。参照图4，讲述相位比较器211的操作。波形b类似于波形a，但是相对于波形a具有相位延迟。在本例子中，波形a通过延迟电路31进行了相位延迟，以使波形a’基本与波形b反相。波形a’和波形b被输入到EX-NOR 32。相应地，Diff-out被保持为“0”。
当在时间t1处在波形b中发生软错误，并且波形b的电平在常规情况下电平都为“1”的部分中变成“0”时，在其中波形b为“0”的时段Pw期间波形a’为“0”并且波形b为“0”，因此Diff-out变成“1”。如果时段Pw为预定时段或更多，则有效高信号被传输到D-FF 34的输入端C，因此Latch_out变成“1”。
图5为环形振荡器电路10和错误检测电路20的操作的时序图。参照图5，详细讲述软错误检测操作。以在时间t1处在第10个反相器电路的输出(点b)中发生软错误为例进行讲述。
在发生软错误的时间t1之前，点a～c的每一个点处的波形都是正常的，因此相位比较器211～213输出“0”，并且确定信号X也为“0”。因此控制电路23将点c的信号作为输出OUT进行输出。此外，来自控制电路的复位信号也为“0”。
当在时间t1处在点b中发生软错误时，在通常情况下处于高电平的信号变成低电平。随着该信号的变化，接收点b的信号的相位比较器211和212检测到相位异常，从而输出“1”。根据异常检测信号，确定电路22将确定信号X设置为“1”。根据确定信号，控制电路23停止输出。此外，控制电路23将复位信号设置为“0”。
当复位信号为“0”时，环形振荡器电路10的NAND门的输出被固定为高电平。因此，第5个电路(点a)的输出在时间t2处以预定的延迟变成高电平，并且第10个电路(点b)的输出在时间t3处变成低电平。第15个电路(点c)的输出在时间t4处变成高电平。这种状态一直被保持到取消了复位信号为止(复位信号变成“1”)。
当在时间t5处取消复位信号时，被输入到环形振荡器电路10的NAND门的复位信号变成“1”，并且NAND门的输出从高电平变成低电平，因此环形振荡器电路恢复振荡。结果，环形振荡器电路10进入正常状态。时间t5为从时间t1开始经过了与几个时钟脉冲相对应的时段之后的时间。
此外，还将复位信号供应给半导体器件的内电路。内电路例如根据复位信号恢复在复位信号为“1”之前的操作或者重新读取数据。
根据第一实施例的半导体器件，环形振荡器电路10的多个接触点的输出信号被输入到错误检测电路20，以检测接触点之间的相差异常，以便暂停输出并且生成复位信号。因此，由于相位不同的时钟脉冲没有被传输到半导体器件的内电路，因此不会因读取数据时的错误或时差而发生其他模块的操作错误。此外，在停止时钟之前执行的处理是根据复位信号恢复的，因此可以避免随后的异常状态。顺便提一下，环形振荡器电路10的振荡根据开关SW的状态可以不被暂停。
用于防止SET的现有电路通过多数电路或符合电路发送相同结构的多个环形振荡器电路的输出信号。相比之下，第一实施例的半导体器件可以由一个环形振荡器电路10和错误检测电路20组成。因此，在减小芯片面积的同时可以防止SET。
此外，控制电路23具有在从接通电源开始经过预定时段之后输出环形振荡器电路10的输出信号的功能，因此在接通电源之后环形振荡器电路10的不稳定振荡波形没有被输入到内电路，因此操作是稳定的。
第二实施例
图6示出了根据本发明的第二实施例的半导体器件。如图6中所示，第二实施例的半导体器件与第一实施例的半导体器件的不同之处在于第一实施例的半导体器件通过错误检测电路20的控制电路23来输出时钟脉冲，而本实施例的器件将时钟脉冲直接从环形振荡器电路10的最后一个电路供应给内电路。与第一实施例相同的模块用类似的标号表示，并且省略了对其的讲述。
第一实施例的控制电路23控制环形振荡器电路10，以根据确定信号X来输出或停止波形。相比之下，第二实施例的控制电路24只输出复位信号。也就是说，直接将时钟脉冲从环形振荡器电路的输出供应给内电路。
第二实施例的半导体器件直接从环形振荡器电路10的输出供应时钟脉冲，因此控制电路24只需要具有输出复位信号的功能。结果，控制电路24的结构得到简化，因此可以进一步减小电路的尺寸。
此外，将复位信号供应给内电路和环形振荡器电路10的NAND门。因此，与第一实施例类似，当发生软错误时，可以暂停环形振荡器电路10的操作并且通知内电路发生了错误。内电路根据复位信号可以恢复在软错误发生之前执行的处理或者重新读取数据。结果，可以防止软错误的传播。
作为本发明的另一实施例，用于监控环形振荡器电路的波形的接触点的个数并不限于3个。波形可以在更多接触点处被监控，从而能够以更高的准确度来检测软错误。此外，当发生软错误时，其他的模块根据复位信号可以执行处理，而不停止环形振荡器电路的操作。
很显然，本发明并不限于上述实施例，在不偏离本发明的范围和精神的情况下可以对其进行修订和更改。

Claims (13)

1.一种半导体器件，包括：
振荡电路，其包括多个串联连接的逻辑电路；以及
错误检测电路，用于接收多个逻辑电路中的至少两个逻辑电路的输出信号，并且如果输出信号之间的相差不在预定相差范围内，则输出错误检测信号。
2.如权利要求1所述的半导体器件，其中错误检测电路包括：
监控电路，用于接收多个逻辑电路中的至少两个逻辑电路的输出信号，并且如果输出信号之间的相差不在预定相差范围内，则输出检测信号；
确定电路，用于根据检测信号确定振荡电路是否正常工作；以及
控制电路，用于根据确定电路的确定结果输出错误检测信号。
3.如权利要求2所述的半导体器件，其中监控电路检测多个逻辑电路中的至少两个输出端的输出波形之间的相差。
4.如权利要求3所述的半导体器件，其中监控电路包括用于检测两个波形之间的相差的多个相位比较器。
5.如权利要求4所述的半导体器件，其中监控电路监控逻辑电路中的至少第(2n+1)/k个电路的输出，其中n为整数，并且k小于n且为2n+1的约数。
6.如权利要求2所述的半导体器件，其中监控电路包括用于检测两个波形之间的相差的多个相位比较器。
7.如权利要求6所述的半导体器件，其中监控电路监控逻辑电路中的至少第(2n+1)/k个电路的输出，其中n为整数，并且k小于n且为2n+1的约数。
8.如权利要求2所述的半导体器件，其中监控电路监控逻辑电路中的至少第(2n+1)/k个电路的输出，其中n为整数，并且k小于n且为2n+1的约数。
9.如权利要求2所述的半导体器件，其中控制电路根据确定电路的确定结果来确定是否将振荡电路的输出传输到其他模块。
10.如权利要求2所述的半导体器件，其中控制电路具有在从接通电源开始经过预定时段之后发送振荡电路的输出信号的功能。
11.如权利要求2所述的半导体器件，其中错误检测信号暂停振荡电路的操作并且向其他模块通知在振荡电路中发生了错误。
12.如权利要求1所述的半导体器件，其中错误检测信号暂停振荡电路的操作并且向其他模块通知在振荡电路中发生了错误。
13.如权利要求1所述的半导体器件，其中振荡电路为具有2n+1个串联连接的逻辑电路的环形振荡器，其中n为整数。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109509507A (zh) * 2018-11-02 2019-03-22 中国科学院上海微系统与信息技术研究所 Sram存储单元单粒子翻转的测试电路、测试系统及方法
CN110514926A (zh) * 2019-08-16 2019-11-29 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） 移动终端中子辐照效应测试系统和方法
CN111091855A (zh) * 2018-10-24 2020-05-01 中国科学院上海微系统与信息技术研究所 基于静态随机储存单元阵列的单粒子翻转检测电路及方法
CN116582111A (zh) * 2023-05-23 2023-08-11 合芯科技有限公司 震荡环电路及测量时序电路读取时间的装置和方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7646254B2 (en) * 2007-08-30 2010-01-12 Honeywell International Inc. Radiation hard oscillator and differential circuit design
US9219486B2 (en) 2013-11-18 2015-12-22 California Institute Of Technology Quadrature-based injection locking of ring oscillators
US9246501B2 (en) 2014-04-29 2016-01-26 Honeywell International Inc. Converter for analog inputs
US9774316B2 (en) 2016-02-29 2017-09-26 Altera Corporation Techniques for detecting and correcting errors on a ring oscillator
US10756710B2 (en) * 2017-04-11 2020-08-25 Chaologix, Inc. Integrated ring oscillator clock generator
CN108832990B (zh) * 2018-06-08 2021-03-16 上海微小卫星工程中心 一种针对实时通信设备的空间单粒子效应即时恢复方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6416011A (en) * 1987-07-10 1989-01-19 Hitachi Ltd Flip-flop circuit
JPH04105241A (ja) * 1990-08-24 1992-04-07 Niyuutec:Kk Ｃｍ等自動カツト装置
US5317202A (en) * 1992-05-28 1994-05-31 Intel Corporation Delay line loop for 1X on-chip clock generation with zero skew and 50% duty cycle
JPH07249965A (ja) * 1994-03-09 1995-09-26 Oki Electric Ind Co Ltd クロック発振回路及びクロック発振回路に用いるゲート回路
US6130602A (en) * 1996-05-13 2000-10-10 Micron Technology, Inc. Radio frequency data communications device
JP3237829B2 (ja) * 1998-08-26 2001-12-10 日本電気株式会社 クロック識別再生回路
KR100317679B1 (ko) * 2000-03-22 2001-12-24 조정남 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한자기 보정회로 및 방법
JP2004221697A (ja) 2003-01-09 2004-08-05 Ricoh Co Ltd Ｐｌｌ回路
JP3688689B2 (ja) 2003-04-22 2005-08-31 株式会社東芝 Ｄｃ−ｄｃコンバータ
JP4113491B2 (ja) * 2003-12-15 2008-07-09 三菱電機株式会社 半導体装置
US7447919B2 (en) * 2004-04-06 2008-11-04 Hewlett-Packard Development Company, L.P. Voltage modulation for increased reliability in an integrated circuit
JP4456928B2 (ja) * 2004-05-14 2010-04-28 株式会社日立製作所 光ディスク装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111091855A (zh) * 2018-10-24 2020-05-01 中国科学院上海微系统与信息技术研究所 基于静态随机储存单元阵列的单粒子翻转检测电路及方法
CN111091855B (zh) * 2018-10-24 2022-07-08 中国科学院上海微系统与信息技术研究所 基于静态随机储存单元阵列的单粒子翻转检测电路及方法
CN109509507A (zh) * 2018-11-02 2019-03-22 中国科学院上海微系统与信息技术研究所 Sram存储单元单粒子翻转的测试电路、测试系统及方法
CN109509507B (zh) * 2018-11-02 2021-01-05 中国科学院上海微系统与信息技术研究所 Sram存储单元单粒子翻转的测试电路、测试系统及方法
CN110514926A (zh) * 2019-08-16 2019-11-29 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） 移动终端中子辐照效应测试系统和方法
CN116582111A (zh) * 2023-05-23 2023-08-11 合芯科技有限公司 震荡环电路及测量时序电路读取时间的装置和方法
CN116582111B (zh) * 2023-05-23 2024-02-23 合芯科技有限公司 振荡环电路及测量时序电路读取时间的装置和方法

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