JP2004221697A - Ｐｌｌ回路 - Google Patents
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Abstract
【課題】発振停止検出回路により位相比較器入力信号が規定時間を越えてＶＤＤ付近またはＶＳＳ付近の電圧を維持した時に、電圧制御発振器の発振が停止したことを検出する機能を有するＰＬＬ回路を提供する。
【解決手段】奇数個のインバータをリング状に接続したリングオシレータを含む電圧制御発振器１３の発振信号を分周した後の比較器入力信号より、電圧制御発振器１３の発振が停止したことを検出する発振停止検出回路１５と、発振停止検出回路１５からの発振停止信号により電圧制御発振器１３の入力電圧を調整し、リングオシレータが正常に発振するように制御する電圧制御発振器１３のゲート電圧調整回路１６とを有する。
【選択図】 図１
【解決手段】奇数個のインバータをリング状に接続したリングオシレータを含む電圧制御発振器１３の発振信号を分周した後の比較器入力信号より、電圧制御発振器１３の発振が停止したことを検出する発振停止検出回路１５と、発振停止検出回路１５からの発振停止信号により電圧制御発振器１３の入力電圧を調整し、リングオシレータが正常に発振するように制御する電圧制御発振器１３のゲート電圧調整回路１６とを有する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体チップ上に形成されたＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
従来より、ＶＣＯの発振が停止した場合に自動復帰させ、発振停止検出回路としてシフトレジスタを用いないＰＬＬ回路が知られている（例えば、特許文献１参照）。また、ＶＣＯの発振が停止した場合に自動復帰させ、発振停止時リセット回路によりＶＣＯ入力電圧を電源電圧付近に設定するＰＬＬ回路も知られている（例えば、特許文献２参照）。
【特許文献１】特許第２９９０１７１号
【特許文献２】特開平１１−３１７６６３号公報
【０００３】
【発明が解決しようとする課題】
画像及び音声処理装置の制御回路にＰＬＬ回路を搭載した半導体集積回路を用いることが多くなっている。このＰＬＬ回路が奇数個のインバータをリング状に接続したリングオシレータを含む電圧制御発振器の場合、電圧制御発振器のゲート電圧が電源電圧（以下ＶＤＤ）または接地（以下ＶＳＳ）に近付くと発振機能が停止することがある。
また、ＶＣＯのゲートに予想を越えた電圧が与えられた場合、電圧制御発振器の発振が高くなり分周器の周波数検出限界を超えることにより、電圧制御発振器が停止しているような信号を位相比較器の入力信号として送ることがある。
本発明では、発振停止検出回路により位相比較器入力信号が規定時間を越えてＶＤＤ付近またはＶＳＳ付近の電圧を維持した時に、電圧制御発振器の発振が停止したことを検出する機能を有するＰＬＬ回路を提供することを目的とする。
また本発明では、発振停止検出回路からの発振停止信号により電圧制御発振器のゲート電圧調整回路（以下ＶＣＯ電圧調整回路）が電圧制御発振器のゲート電圧をＶＤＤまたはＶＳＳから開放し正常な発振状態に自動復帰させることができるＰＬＬ回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明では、奇数個のインバータをリング状に接続したリングオシレータを含む電圧制御発振器の発振信号を分周した後の比較器入力信号より、電圧制御発振器の発振が停止したことを検出する発振停止検出回路と、発振停止検出回路からの発振停止信号により電圧制御発振器の入力電圧を調整し、リングオシレータが正常に発振するように制御する電圧制御発振器のゲート電圧調整回路とを有するＰＬＬ回路を最も主要な特徴とする。
請求項２記載の発明では、発振停止検出回路は、位相比較器入力信号が規定時間を越えて電源電圧付近または接地付近の電圧を維持した時に、電圧制御発振器の発振が停止したことを検出する請求項１記載のＰＬＬ回路を主要な特徴とする。
請求項３記載の発明では、電圧制御発振器のゲート電圧調整回路は、発振停止検出回路からの発振停止信号により電圧制御発振器の入力電圧を調整する請求項１記載のＰＬＬ回路を主要な特徴とする。
【０００５】
【発明の実施の形態】
以下、図面により本発明の実施の形態を詳細に説明する。図１はこの発明の実施の形態に係るＰＬＬ発振器の構成図である。図２は一般的なＰＬＬ発振器の構成図である。図３は発振停止検出回路１５の構成図である。図４はＶＣＯ電圧調整回路１６の構成図である。図５はＶＣＯの構成図である。図６、図７はＶＣＯの一部の構成図である。
図１において、位相比較器１０（以下ＰＦＤ）、電圧発生器１１（以下ＣＰ）、ループフィルタ１２（以下フィルタ）、電圧制御発振器１３（以下ＶＣＯ）、分周器１４がループ状に接続され、かつ発振停止検出回路１５、ＰＦＤ１０、ＣＰ１１、フィルタ１２、ＶＣＯ電圧調整回路１６がループ状に接続されている。
分周器１４の出力信号１０１は、ＰＦＤ１０と発振停止検出回路１５の入力信号として接続される。フィルタ１２の出力１０２とＶＣＯ電圧調整回路１６の出力信号１０２はＶＣＯ１３の入力ゲート５７（図５）の入力信号として接続される。
すなわち、ＰＦＤ１０はＰＦＤ１０に入力される基準信号１０３と分周器１４の出力信号１０１の位相を比較し、位相差に応じた位相差信号１０４ＵＰ、１０４ＤＮを出力する。ＣＰ１１はその位相差信号１０４ＵＰ、１０４ＤＮに応じた電圧を発生しフィルタを通じてＶＣＯ１３の入力ゲート５７に電圧印加する。
フィルタ１２はＣＰ出力電圧１０５に含まれる雑音を取り除き平滑化しＶＣＯ１３の入力ゲート５７に電圧印加する。ＶＣＯ１３は入力ゲート５７に印加された電圧に応じて出力信号１０７として発振周波数を変化させる。分周器１４は所定の分周比により基準信号１０３と同等の周波数を出力する。
【０００６】
図２に示すＰＬＬ回路が奇数個のインバータをリング状に接続したリングオシレータを含む場合、ＶＣＯ２３の入力ゲート電圧２０２がＶＤＤまたはＶＳＳに近付くとＶＣＯ２３の発振機能が停止することがある。
また、ＶＣＯ２３の入力ゲート５７に予想を越えた電圧が与えられた場合ＶＣＯ２３の発振が高くなり分周器２４の周波数検出限界を超えることにより分周器２４はＶＣＯ２３が停止しているような信号をＰＦＤ２０の入力信号２０１として送ることがある。符号２０〜２３は図１の符号１０〜１３に対応している。
本発明では、分周器１４の出力信号１０１信号が規定時間を越えてＶＤＤ付近またはＶＳＳ付近の電圧を維持した時に、発振停止検出回路１５によりＶＣＯ１３の発振が停止したことを検出し、発振停止検出回路１５からの発振停止信号１０６によりＶＣＯ電圧調整回路１６は、ＶＣＯ１３の入力ゲート電圧１０２をＶＤＤ付近またはＶＳＳ付近から開放し正常な発振状態に自動復帰させる。
【０００７】
図３の発振停止検出回路１５の詳細な動作について説明する。
ＶＣＯ１３が正常に動作しており分周器１４より一定の周波数信号１０１が出力されている場合は、分周器１４の出力信号１０１が発振停止検出回路１５の入力信号１０１としてＨレベルとＬレベルを繰り返すため、発振停止検出回路１５の入力信号１０１がＨレベルの時にＮ型トランジスタ３０がＯＮしＸＯＲ入力信号３１がＬになる。
プルアップ抵抗３２はＮ型トランジスタ３０に比べ充分大きな抵抗であるため、ＸＯＲ入力信号３１はＬレベルを維持する。また、発振停止検出回路１５の入力信号１０１がＬレベルの時にＰ型トランジスタ３４がＯＮしＸＯＲ入力信号３５がＨになる。
プルダウン抵抗３６はＰ型トランジスタ３４に比べ充分大きな抵抗であるためＸＯＲ入力信号３５はＨレベルを維持する。ＸＯＲ入力信号３１がＬ、ＸＯＲ入力信号３５がＨになることによりＶＣＯ１３が発振していることを検出し、ＸＯＲ３８はＶＣＯ１３動作信号１０６としてＨ信号を出力する。
例えば、発振停止検出回路１５の入力信号１０１が規定時間を越えてＶＤＤ付近の電圧を維持した場合、Ｎ型トランジスタ３０がＯＮしＸＯＲ入力信号３１はＬレベルを維持する。しかし、Ｐ型トランジスタ３４はＯＦＦしＸＯＲ入力信号３５はプルダウン抵抗３６によりＨレベルを維持できず徐々に電圧レベルが低下し、ＸＯＲ入力信号３５がＬレベルになる。
【０００８】
ＸＯＲ入力信号３１とＸＯＲ入力信号３５が同時にＬレベルになることによりＶＣＯ１３が停止していることを検出し、ＶＣＯ１３の停止信号１０６としてＬ信号を出力する。発振停止検出までの時間はＸＯＲ入力信号３５につながる容量３７とプルダウン抵抗３６で調整できる。
発振停止検出までの時間を長くする場合はＸＯＲ入力信号３５につながる容量３７とプルダウン抵抗３６をどちらかまたはどちらも大きくすることで調整できる。発振停止検出までの時間を短くする場合はＸＯＲ入力信号３５につながる容量３７とプルダウン抵抗３６をどちらかまたはどちらも小さくすることで調整できる。
同様に、発振停止検出回路１５の入力信号１０１が規定時間を越えてＶＳＳ付近の電圧を維持した場合、Ｐ型トランジスタ３４がＯＮしＸＯＲ入力信号３５はＨレベルを維持する。しかし、Ｎ型トランジスタ３０はＯＦＦし、ＸＯＲ入力信号３１はプルアップ抵抗３２によりＬレベルを維持できず徐々に電圧レベルが上昇し、ＸＯＲ入力信号３１がＨレベルになる。
ＸＯＲ入力信号３１とＸＯＲ入力信号３５が同時にＨレベルになることによりＶＣＯ１３が停止していることを検出し、ＶＣＯ１３の停止信号１０６としてＬ信号を出力する。発振停止検出までの時間はＸＯＲ入力信号３１につながる容量３３とプルアップ抵抗３２で調整できる。
発振停止検出までの時間を長くする場合は、ＸＯＲ入力信号３１につながる容量３３とプルアップ抵抗３２をどちらかまたはどちらも大きくすることで調整できる。発振停止検出までの時間を短くする場合は、ＸＯＲ入力信号３１につながる容量３３とプルアップ抵抗３２をどちらかまたはどちらも小さくすることで調整できる。
【０００９】
次に図４のＶＣＯ電圧調整回路１６の詳細な動作について説明する。ＶＣＯ１３が正常に動作しており分周器１４より一定の周波数信号１０１が出力されている場合は、発振停止検出回路１５がＶＣＯ１３の動作信号１０６としてＨ信号を出力するため、Ｎ型トランジスタ４０とＰ型トランジスタ４１は共にＯＦＦし、ＶＣＯ１３の入力ゲート５７の印加電圧に影響を与えない。
しかし、ＶＣＯ１３が停止するかＶＣＯ１３の入力ゲートに予想を越えた電圧が与えられた場合ＶＣＯ１３の発振が高くなり分周器１４の周波数検出限界を超えることにより、ＶＣＯ１３が停止しているような信号をＰＦＤ１０の入力信号１０１として送る場合、発振停止検出回路１５がＶＣＯ１３の停止信号１０６としてＬ信号を出力するためＰ型トランジスタ４１がＯＮする。
また、発振停止検出回路１５から出力されるＶＣＯ１３の停止信号１０６のＬ信号をインバータ４２によりＨ信号に反転させるため、Ｎ型トランジスタ４０もＯＮする。Ｎ型トランジスタ４０とＰ型トランジスタ４１が共にＯＮしＶＣＯ１３の入力ゲート５７の印加電圧１０２をＶＤＤ付近またはＶＳＳ付近から開放する。
この時、ＶＣＯ電圧調整回路１６の出力トランジスタ４０、４１の電流供給能力はＣＰ１１の電流供給能力に比べ充分大きいため、ＶＣＯ１３の入力ゲート５７の印加電圧１０２はＶＣＯ電圧調整回路１６の出力が支配的になる。ＶＣＯ電圧調整回路１６の出力電圧１０２はＮ型トランジスタ４０とそれにつながる抵抗４３とＰ型トランジスタ４１とそれにつながる抵抗４４により調節できる。
ＶＣＯ１３の入力ゲート５７に１／２ＶＤＤに近い電圧を与え、ＶＣＯ１３の入力ゲート５７の印加電圧１０２をＶＤＤ付近またはＶＳＳ付近から開放することによりＶＣＯ１３を正常な発振状態に自動復帰させる。
ここで図８は本発明の動作を説明する波形図、図９〜図１１は発振停止検出回路の動作を説明する波形図、図１２はＶＣＯ電圧調整回路の動作を説明する波形図である。
【００１０】
【発明の効果】
本発明では、発振停止検出回路により位相比較器入力信号が規定時間を越えてＶＤＤ付近またはＶＳＳ付近の電圧を維持した時に、電圧制御発振器の発振が停止したことを検出する。そして、発振停止検出回路からの発振停止信号によりＶＣＯ電圧調整回路は、ＶＣＯのゲート電圧をＶＤＤまたはＶＳＳから開放することにより、ＶＣＯを正常な発振状態に自動復帰させることができる。
【図面の簡単な説明】
【図１】この発明のＰＬＬ発振器の構成図である。
【図２】一般的なＰＬＬ発振器の構成図である。
【図３】発振停止検出回路の構成図である。
【図４】ＶＣＯ電圧調整回路の構成図である。
【図５】リングオッシレータを含むＶＣＯの構成図である。
【図６】ＶＣＯを構成する差動アンプの構成図である。
【図７】ＶＣＯを構成する出力バッファの構成図である。
【図８】本発明の動作を説明する波形図である。
【図９】発振停止検出回路の動作を説明する波形図である。
【図１０】発振停止検出回路の動作を説明する波形図である。
【図１１】発振停止検出回路の動作を説明する波形図である。
【図１２】ＶＣＯ電圧調整回路の動作を説明する波形図である。
【符号の説明】
１０ 位相比較器（ＰＦＤ）、１１ 電圧発生器（ＣＰ）、１２ ループフィルタ（フィルタ）、１３ 電圧制御発振器（ＶＣＯ）、１４ 分周器、１５ 発振停止検出回路、１６ ＶＣＯ電圧調整回路、２０ 位相比較器（ＰＦＤ）、２１ 電圧発生器 （ＣＰ）、２２ ループフィルタ（フィルタ）、２３ 電圧制御発振器（ＶＣＯ）、２４ 分周器、３０ Ｎ型トランジスタ、３１ ＸＯＲ入力、３２ プルアップ抵抗、３３ 容量、３４ Ｐ型トランジスタ、３５ ＸＯＲ入力、３６ プルダウン抵抗、３７ 容量、３８ ＸＯＲゲート、４０ Ｎ型トランジスタ、４１ Ｐ型トランジスタ、４２ インバータ、４３、４４ 抵抗、５０〜５２ リングオッシレータを構成するインバータ、５３ ＶＣＯ回路の出力バッファ、５４〜５６ Ｐ型トランジスタ、５７〜６０ Ｎ型トランジスタ、６１、６２ 抵抗、６５、６６ Ｐ型トランジスタ、６７〜６８ Ｎ型トランジスタ、７０、７１ Ｐ型トランジスタ、７２〜７３ Ｎ型トランジスタ、１０１ 分周器１４の出力信号、１０２ ループフィルタ１２及びＶＣＯ電圧調整回路１６の出力信号、１０３ 基準信号、１０４ＵＰ 位相比較器２０の出力アップ信号、１０４ＤＮ 位相比較器２０の出力ダウン信号、１０５ 電圧発生器２１の出力信号、１０６ 発振停止検出回路１５の出力信号、１０７ 電圧制御発振器１３の出力信号、２０１ 分周器２４の出力信号、２０２ ループフィルタ２２の出力信号、２０３ 基準信号、２０７ 電圧制御発振器２３の出力信号
【発明の属する技術分野】
本発明は、半導体チップ上に形成されたＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
従来より、ＶＣＯの発振が停止した場合に自動復帰させ、発振停止検出回路としてシフトレジスタを用いないＰＬＬ回路が知られている（例えば、特許文献１参照）。また、ＶＣＯの発振が停止した場合に自動復帰させ、発振停止時リセット回路によりＶＣＯ入力電圧を電源電圧付近に設定するＰＬＬ回路も知られている（例えば、特許文献２参照）。
【特許文献１】特許第２９９０１７１号
【特許文献２】特開平１１−３１７６６３号公報
【０００３】
【発明が解決しようとする課題】
画像及び音声処理装置の制御回路にＰＬＬ回路を搭載した半導体集積回路を用いることが多くなっている。このＰＬＬ回路が奇数個のインバータをリング状に接続したリングオシレータを含む電圧制御発振器の場合、電圧制御発振器のゲート電圧が電源電圧（以下ＶＤＤ）または接地（以下ＶＳＳ）に近付くと発振機能が停止することがある。
また、ＶＣＯのゲートに予想を越えた電圧が与えられた場合、電圧制御発振器の発振が高くなり分周器の周波数検出限界を超えることにより、電圧制御発振器が停止しているような信号を位相比較器の入力信号として送ることがある。
本発明では、発振停止検出回路により位相比較器入力信号が規定時間を越えてＶＤＤ付近またはＶＳＳ付近の電圧を維持した時に、電圧制御発振器の発振が停止したことを検出する機能を有するＰＬＬ回路を提供することを目的とする。
また本発明では、発振停止検出回路からの発振停止信号により電圧制御発振器のゲート電圧調整回路（以下ＶＣＯ電圧調整回路）が電圧制御発振器のゲート電圧をＶＤＤまたはＶＳＳから開放し正常な発振状態に自動復帰させることができるＰＬＬ回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明では、奇数個のインバータをリング状に接続したリングオシレータを含む電圧制御発振器の発振信号を分周した後の比較器入力信号より、電圧制御発振器の発振が停止したことを検出する発振停止検出回路と、発振停止検出回路からの発振停止信号により電圧制御発振器の入力電圧を調整し、リングオシレータが正常に発振するように制御する電圧制御発振器のゲート電圧調整回路とを有するＰＬＬ回路を最も主要な特徴とする。
請求項２記載の発明では、発振停止検出回路は、位相比較器入力信号が規定時間を越えて電源電圧付近または接地付近の電圧を維持した時に、電圧制御発振器の発振が停止したことを検出する請求項１記載のＰＬＬ回路を主要な特徴とする。
請求項３記載の発明では、電圧制御発振器のゲート電圧調整回路は、発振停止検出回路からの発振停止信号により電圧制御発振器の入力電圧を調整する請求項１記載のＰＬＬ回路を主要な特徴とする。
【０００５】
【発明の実施の形態】
以下、図面により本発明の実施の形態を詳細に説明する。図１はこの発明の実施の形態に係るＰＬＬ発振器の構成図である。図２は一般的なＰＬＬ発振器の構成図である。図３は発振停止検出回路１５の構成図である。図４はＶＣＯ電圧調整回路１６の構成図である。図５はＶＣＯの構成図である。図６、図７はＶＣＯの一部の構成図である。
図１において、位相比較器１０（以下ＰＦＤ）、電圧発生器１１（以下ＣＰ）、ループフィルタ１２（以下フィルタ）、電圧制御発振器１３（以下ＶＣＯ）、分周器１４がループ状に接続され、かつ発振停止検出回路１５、ＰＦＤ１０、ＣＰ１１、フィルタ１２、ＶＣＯ電圧調整回路１６がループ状に接続されている。
分周器１４の出力信号１０１は、ＰＦＤ１０と発振停止検出回路１５の入力信号として接続される。フィルタ１２の出力１０２とＶＣＯ電圧調整回路１６の出力信号１０２はＶＣＯ１３の入力ゲート５７（図５）の入力信号として接続される。
すなわち、ＰＦＤ１０はＰＦＤ１０に入力される基準信号１０３と分周器１４の出力信号１０１の位相を比較し、位相差に応じた位相差信号１０４ＵＰ、１０４ＤＮを出力する。ＣＰ１１はその位相差信号１０４ＵＰ、１０４ＤＮに応じた電圧を発生しフィルタを通じてＶＣＯ１３の入力ゲート５７に電圧印加する。
フィルタ１２はＣＰ出力電圧１０５に含まれる雑音を取り除き平滑化しＶＣＯ１３の入力ゲート５７に電圧印加する。ＶＣＯ１３は入力ゲート５７に印加された電圧に応じて出力信号１０７として発振周波数を変化させる。分周器１４は所定の分周比により基準信号１０３と同等の周波数を出力する。
【０００６】
図２に示すＰＬＬ回路が奇数個のインバータをリング状に接続したリングオシレータを含む場合、ＶＣＯ２３の入力ゲート電圧２０２がＶＤＤまたはＶＳＳに近付くとＶＣＯ２３の発振機能が停止することがある。
また、ＶＣＯ２３の入力ゲート５７に予想を越えた電圧が与えられた場合ＶＣＯ２３の発振が高くなり分周器２４の周波数検出限界を超えることにより分周器２４はＶＣＯ２３が停止しているような信号をＰＦＤ２０の入力信号２０１として送ることがある。符号２０〜２３は図１の符号１０〜１３に対応している。
本発明では、分周器１４の出力信号１０１信号が規定時間を越えてＶＤＤ付近またはＶＳＳ付近の電圧を維持した時に、発振停止検出回路１５によりＶＣＯ１３の発振が停止したことを検出し、発振停止検出回路１５からの発振停止信号１０６によりＶＣＯ電圧調整回路１６は、ＶＣＯ１３の入力ゲート電圧１０２をＶＤＤ付近またはＶＳＳ付近から開放し正常な発振状態に自動復帰させる。
【０００７】
図３の発振停止検出回路１５の詳細な動作について説明する。
ＶＣＯ１３が正常に動作しており分周器１４より一定の周波数信号１０１が出力されている場合は、分周器１４の出力信号１０１が発振停止検出回路１５の入力信号１０１としてＨレベルとＬレベルを繰り返すため、発振停止検出回路１５の入力信号１０１がＨレベルの時にＮ型トランジスタ３０がＯＮしＸＯＲ入力信号３１がＬになる。
プルアップ抵抗３２はＮ型トランジスタ３０に比べ充分大きな抵抗であるため、ＸＯＲ入力信号３１はＬレベルを維持する。また、発振停止検出回路１５の入力信号１０１がＬレベルの時にＰ型トランジスタ３４がＯＮしＸＯＲ入力信号３５がＨになる。
プルダウン抵抗３６はＰ型トランジスタ３４に比べ充分大きな抵抗であるためＸＯＲ入力信号３５はＨレベルを維持する。ＸＯＲ入力信号３１がＬ、ＸＯＲ入力信号３５がＨになることによりＶＣＯ１３が発振していることを検出し、ＸＯＲ３８はＶＣＯ１３動作信号１０６としてＨ信号を出力する。
例えば、発振停止検出回路１５の入力信号１０１が規定時間を越えてＶＤＤ付近の電圧を維持した場合、Ｎ型トランジスタ３０がＯＮしＸＯＲ入力信号３１はＬレベルを維持する。しかし、Ｐ型トランジスタ３４はＯＦＦしＸＯＲ入力信号３５はプルダウン抵抗３６によりＨレベルを維持できず徐々に電圧レベルが低下し、ＸＯＲ入力信号３５がＬレベルになる。
【０００８】
ＸＯＲ入力信号３１とＸＯＲ入力信号３５が同時にＬレベルになることによりＶＣＯ１３が停止していることを検出し、ＶＣＯ１３の停止信号１０６としてＬ信号を出力する。発振停止検出までの時間はＸＯＲ入力信号３５につながる容量３７とプルダウン抵抗３６で調整できる。
発振停止検出までの時間を長くする場合はＸＯＲ入力信号３５につながる容量３７とプルダウン抵抗３６をどちらかまたはどちらも大きくすることで調整できる。発振停止検出までの時間を短くする場合はＸＯＲ入力信号３５につながる容量３７とプルダウン抵抗３６をどちらかまたはどちらも小さくすることで調整できる。
同様に、発振停止検出回路１５の入力信号１０１が規定時間を越えてＶＳＳ付近の電圧を維持した場合、Ｐ型トランジスタ３４がＯＮしＸＯＲ入力信号３５はＨレベルを維持する。しかし、Ｎ型トランジスタ３０はＯＦＦし、ＸＯＲ入力信号３１はプルアップ抵抗３２によりＬレベルを維持できず徐々に電圧レベルが上昇し、ＸＯＲ入力信号３１がＨレベルになる。
ＸＯＲ入力信号３１とＸＯＲ入力信号３５が同時にＨレベルになることによりＶＣＯ１３が停止していることを検出し、ＶＣＯ１３の停止信号１０６としてＬ信号を出力する。発振停止検出までの時間はＸＯＲ入力信号３１につながる容量３３とプルアップ抵抗３２で調整できる。
発振停止検出までの時間を長くする場合は、ＸＯＲ入力信号３１につながる容量３３とプルアップ抵抗３２をどちらかまたはどちらも大きくすることで調整できる。発振停止検出までの時間を短くする場合は、ＸＯＲ入力信号３１につながる容量３３とプルアップ抵抗３２をどちらかまたはどちらも小さくすることで調整できる。
【０００９】
次に図４のＶＣＯ電圧調整回路１６の詳細な動作について説明する。ＶＣＯ１３が正常に動作しており分周器１４より一定の周波数信号１０１が出力されている場合は、発振停止検出回路１５がＶＣＯ１３の動作信号１０６としてＨ信号を出力するため、Ｎ型トランジスタ４０とＰ型トランジスタ４１は共にＯＦＦし、ＶＣＯ１３の入力ゲート５７の印加電圧に影響を与えない。
しかし、ＶＣＯ１３が停止するかＶＣＯ１３の入力ゲートに予想を越えた電圧が与えられた場合ＶＣＯ１３の発振が高くなり分周器１４の周波数検出限界を超えることにより、ＶＣＯ１３が停止しているような信号をＰＦＤ１０の入力信号１０１として送る場合、発振停止検出回路１５がＶＣＯ１３の停止信号１０６としてＬ信号を出力するためＰ型トランジスタ４１がＯＮする。
また、発振停止検出回路１５から出力されるＶＣＯ１３の停止信号１０６のＬ信号をインバータ４２によりＨ信号に反転させるため、Ｎ型トランジスタ４０もＯＮする。Ｎ型トランジスタ４０とＰ型トランジスタ４１が共にＯＮしＶＣＯ１３の入力ゲート５７の印加電圧１０２をＶＤＤ付近またはＶＳＳ付近から開放する。
この時、ＶＣＯ電圧調整回路１６の出力トランジスタ４０、４１の電流供給能力はＣＰ１１の電流供給能力に比べ充分大きいため、ＶＣＯ１３の入力ゲート５７の印加電圧１０２はＶＣＯ電圧調整回路１６の出力が支配的になる。ＶＣＯ電圧調整回路１６の出力電圧１０２はＮ型トランジスタ４０とそれにつながる抵抗４３とＰ型トランジスタ４１とそれにつながる抵抗４４により調節できる。
ＶＣＯ１３の入力ゲート５７に１／２ＶＤＤに近い電圧を与え、ＶＣＯ１３の入力ゲート５７の印加電圧１０２をＶＤＤ付近またはＶＳＳ付近から開放することによりＶＣＯ１３を正常な発振状態に自動復帰させる。
ここで図８は本発明の動作を説明する波形図、図９〜図１１は発振停止検出回路の動作を説明する波形図、図１２はＶＣＯ電圧調整回路の動作を説明する波形図である。
【００１０】
【発明の効果】
本発明では、発振停止検出回路により位相比較器入力信号が規定時間を越えてＶＤＤ付近またはＶＳＳ付近の電圧を維持した時に、電圧制御発振器の発振が停止したことを検出する。そして、発振停止検出回路からの発振停止信号によりＶＣＯ電圧調整回路は、ＶＣＯのゲート電圧をＶＤＤまたはＶＳＳから開放することにより、ＶＣＯを正常な発振状態に自動復帰させることができる。
【図面の簡単な説明】
【図１】この発明のＰＬＬ発振器の構成図である。
【図２】一般的なＰＬＬ発振器の構成図である。
【図３】発振停止検出回路の構成図である。
【図４】ＶＣＯ電圧調整回路の構成図である。
【図５】リングオッシレータを含むＶＣＯの構成図である。
【図６】ＶＣＯを構成する差動アンプの構成図である。
【図７】ＶＣＯを構成する出力バッファの構成図である。
【図８】本発明の動作を説明する波形図である。
【図９】発振停止検出回路の動作を説明する波形図である。
【図１０】発振停止検出回路の動作を説明する波形図である。
【図１１】発振停止検出回路の動作を説明する波形図である。
【図１２】ＶＣＯ電圧調整回路の動作を説明する波形図である。
【符号の説明】
１０ 位相比較器（ＰＦＤ）、１１ 電圧発生器（ＣＰ）、１２ ループフィルタ（フィルタ）、１３ 電圧制御発振器（ＶＣＯ）、１４ 分周器、１５ 発振停止検出回路、１６ ＶＣＯ電圧調整回路、２０ 位相比較器（ＰＦＤ）、２１ 電圧発生器 （ＣＰ）、２２ ループフィルタ（フィルタ）、２３ 電圧制御発振器（ＶＣＯ）、２４ 分周器、３０ Ｎ型トランジスタ、３１ ＸＯＲ入力、３２ プルアップ抵抗、３３ 容量、３４ Ｐ型トランジスタ、３５ ＸＯＲ入力、３６ プルダウン抵抗、３７ 容量、３８ ＸＯＲゲート、４０ Ｎ型トランジスタ、４１ Ｐ型トランジスタ、４２ インバータ、４３、４４ 抵抗、５０〜５２ リングオッシレータを構成するインバータ、５３ ＶＣＯ回路の出力バッファ、５４〜５６ Ｐ型トランジスタ、５７〜６０ Ｎ型トランジスタ、６１、６２ 抵抗、６５、６６ Ｐ型トランジスタ、６７〜６８ Ｎ型トランジスタ、７０、７１ Ｐ型トランジスタ、７２〜７３ Ｎ型トランジスタ、１０１ 分周器１４の出力信号、１０２ ループフィルタ１２及びＶＣＯ電圧調整回路１６の出力信号、１０３ 基準信号、１０４ＵＰ 位相比較器２０の出力アップ信号、１０４ＤＮ 位相比較器２０の出力ダウン信号、１０５ 電圧発生器２１の出力信号、１０６ 発振停止検出回路１５の出力信号、１０７ 電圧制御発振器１３の出力信号、２０１ 分周器２４の出力信号、２０２ ループフィルタ２２の出力信号、２０３ 基準信号、２０７ 電圧制御発振器２３の出力信号
Claims (3)
- 奇数個のインバータをリング状に接続したリングオシレータを含む電圧制御発振器の発振信号を分周した後の比較器入力信号より、電圧制御発振器の発振が停止したことを検出する発振停止検出回路と、該発振停止検出回路からの発振停止信号により前記電圧制御発振器の入力電圧を調整し、リングオシレータが正常に発振するように制御する電圧制御発振器のゲート電圧調整回路と、を有することを特徴とするＰＬＬ回路。
- 前記発振停止検出回路は、位相比較器入力信号が規定時間を越えて電源電圧付近または接地付近の電圧を維持した時に、前記電圧制御発振器の発振が停止したことを検出することを特徴とする請求項１記載のＰＬＬ回路。
- 前記電圧制御発振器のゲート電圧調整回路は、前記発振停止検出回路からの発振停止信号により前記電圧制御発振器の入力電圧を調整することを特徴とする請求項１記載のＰＬＬ回路。
Priority Applications (1)
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| JP2003003750A JP2004221697A (ja) | 2003-01-09 | 2003-01-09 | Ｐｌｌ回路 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010148005A (ja) * | 2008-12-22 | 2010-07-01 | Denso Corp | 偶数段パルス遅延装置 |
| US8004306B2 (en) | 2005-09-16 | 2011-08-23 | Renesas Electronics Corporation | Semiconductor device |
-
2003
- 2003-01-09 JP JP2003003750A patent/JP2004221697A/ja active Pending
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