JP2007336306A - 固体撮像装置及びその動作方法 - Google Patents

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Abstract

【課題】広ダイナミックレンジ化した固体撮像装置において、フォトダイオードから溢れた分の光電子に対する暗電流を抑制できる固体撮像装置およびその駆動方法を提供する。
【解決手段】画素が半導体基板にアレイ状に複数個集積されており、各画素は、フォトダイオード（ＣＰＤ）、転送トランジスタ（φＴ）、フローティングディフュージョン（ＣＦＤ）、蓄積容量素子（ＣＳ）、蓄積トランジスタ（φＳ）、リセットトランジスタを有し、光電荷の蓄積期間を通して、転送トランジスタ、蓄積トランジスタ及びリセットトランジスタの少なくとも１つのゲート電極に、トランジスタのｏｆｆレベル電圧として半導体基板に印加される電圧を越える電圧または前記半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧（α）が印加される構成とする。
【選択図】図４

Description

本発明は固体撮像装置及びその動作方法に関し、特にＣＭＯＳ型あるいはＣＣＤ型の固体撮像装置及びその動作方法に関する。
ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）イメージセンサあるいはＣＣＤ（Charge Coupled Device）イメージセンサなどの画像入力イメージセンサは、その特性向上とともに、例えばデジタルカメラやカメラ付き携帯電話などの用途で需要が拡大してきている。
上記のイメージセンサは、さらなる特性向上が望まれており、その一つがダイナミックレンジを広くすることである。
例えば、特許文献１〜４などに広ダイナミックレンジ化を実現する固体撮像装置が開示されているが、これらの固体撮像装置は高感度高Ｓ／Ｎ比を維持したままで広ダイナミックレンジ化を達成することが困難であり、この課題を解決するために特許文献５に記載の固体撮像装置が開発された。
特許文献５に記載の固体撮像装置においては、各画素のフォトダイオードから溢れた光電荷をフローティングディフュージョン及び静電容量素子に蓄積する構成となっており、光電子がフォトダイオードから溢れなかった場合にはフォトダイオード内の光電子で、溢れた場合にはフォトダイオード内の光電子とフォトダイオードから溢れた光電子を合わせて、各画素の信号を得る。
しかし、特許文献５に記載の固体撮像装置において、ＣＭＯＳプロセスにより製造した場合、上記のフォトダイオードから溢れた分の光電子に対する暗電流成分が大きく、例えば要求されるレベルより３〜４桁程度も大きいという不利益があり、長時間での光電荷の蓄積に用いるには不向きとなり、これを抑制することが望まれていた。
暗電流成分の発生場所は、例えば、トランジスタのゲート直下の界面や素子分離絶縁膜の側面、あるいはシリコン表面に空乏層が触れている部分などである。
特開２００３−１３４３９６号公報 特開２０００−１６５７５４号公報 特開２００２−７７７３７号公報 特開平５−９０５５６号公報 特開２００５−３２８４９３号公報
解決しようとする問題点は、広ダイナミックレンジ化した固体撮像装置において、フォトダイオードから溢れた分の光電子に対する暗電流成分を抑制することが困難である点である。
上記の問題点を解決するため、本発明の固体撮像装置は、光を受光して光電荷を生成および蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割する蓄積トランジスタと、前記蓄積容量素子または前記フローティングディフュージョンに接続され、前記蓄積容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタとを有する画素が半導体基板にアレイ状に複数個集積されており、前記光電荷の蓄積期間を通して、前記転送トランジスタ、前記蓄積トランジスタ及び前記リセットトランジスタの少なくとも１つのゲート電極に、トランジスタのｏｆｆレベル電圧として前記半導体基板に印加される電圧を越える電圧または前記半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧が印加される。
上記の本発明の固体撮像装置は、画素が半導体基板にアレイ状に複数個集積されており、各画素は、光を受光して光電荷を生成および蓄積するフォトダイオードと、フォトダイオードから光電荷を転送する転送トランジスタと、転送トランジスタを通じて光電荷が転送されるフローティングディフュージョンと、フローティングディフュージョンを介してフォトダイオードに接続して設けられ、蓄積動作時にフォトダイオードから溢れる光電荷を少なくとも転送トランジスタを通じて蓄積する蓄積容量素子と、フローティングディフュージョンと蓄積容量素子のポテンシャルを結合または分割する蓄積トランジスタと、蓄積容量素子またはフローティングディフュージョンに接続され、蓄積容量素子及び／またはフローティングディフュージョン内の光電荷を排出するためのリセットトランジスタとを有する構成となっている。
ここで、光電荷の蓄積期間を通して、転送トランジスタ、蓄積トランジスタ及びリセットトランジスタの少なくとも１つのゲート電極に、トランジスタのｏｆｆレベル電圧として前記半導体基板に印加される電圧を越える電圧または前記半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧が印加される。
上記の本発明の固体撮像装置は、好適には、前記光電荷の蓄積期間中において、前記転送トランジスタ、前記蓄積トランジスタ及び前記リセットトランジスタの各ゲート電極に、前記半導体基板に印加される電圧を越える電圧または前記半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧が印加される。
上記の本発明の固体撮像装置は、好適には、前記ゲート電極に印加される電圧が、前記半導体基板に印加される電圧より０．３Ｖ以上高い電圧である。
あるいは好適には、前記ゲート電極に印加される電圧が、前記半導体基板に印加される電圧に対して−０．８Ｖ以下の電圧である。
上記の本発明の固体撮像装置は、好適には、前記転送トランジスタ、前記蓄積トランジスタ及び前記リセットトランジスタの少なくとも１つのゲート電極がｐ型ポリシリコンから形成され、前記ｐ型ポリシリコンからなるゲート電極の下部において、前記半導体基板のｐ型ウェルの主面にチャネルとなるｎ型層が形成され、ｎｐ型の埋め込みチャネル構造となっている。
さらに好適には、前記フォトダイオード、前記転送トランジスタ、前記フローティングディフュージョン、前記蓄積容量素子、前記蓄積トランジスタ、及び前記リセットトランジスタにおいて、前記半導体基板のｐ型ウェルの主面にチャネルとなるｎ型層が形成され、ｎｐ型の埋め込みチャネル構造が形成されている。
上記の本発明の固体撮像装置は、好適には、前記転送トランジスタ、前記蓄積トランジスタ及び前記リセットトランジスタの少なくとも１つのゲート電極がｐ型ポリシリコンから形成され、前記ｐ型ポリシリコンからなるゲート電極の下部において前記半導体基板のｐ型ウェルにおいて、表面にｐ型層が形成され、前記ｐ型層より深い領域にチャネルとなるｎ型層が形成され、ｐｎｐ型の埋め込みチャネル構造となっている。
さらに好適には、前記フォトダイオード、前記転送トランジスタ、前記フローティングディフュージョン、前記蓄積容量素子、前記蓄積トランジスタ、及び前記リセットトランジスタにおいて、前記半導体基板のｐ型ウェルにおいて、表面にｐ型層が形成され、前記ｐ型層より深い領域にチャネルとなるｎ型層が形成され、ｐｎｐ型の埋め込みチャネル構造が形成されている。
上記の本発明の固体撮像装置は、好適には、前記転送トランジスタ、前記蓄積トランジスタ及び前記リセットトランジスタの少なくとも１つのゲート電極に、トランジスタのｏｆｆレベル電圧として前記半導体基板に印加される電圧を越える電圧または前記半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧を、前記光電荷の蓄積期間を通して印加する駆動回路をさらに有する。
また、上記の問題点を解決するため、固体撮像装置の動作方法は、光を受光して光電荷を生成および蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割する蓄積トランジスタと、前記蓄積容量素子または前記フローティングディフュージョンに接続され、前記蓄積容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタとを有する画素が半導体基板にアレイ状に複数個集積された固体撮像装置の動作方法であって、前記光電荷の蓄積期間を通して、前記転送トランジスタ、前記蓄積トランジスタ及び前記リセットトランジスタの少なくとも１つのゲート電極に、トランジスタのｏｆｆレベル電圧として前記半導体基板に印加される電圧を越える電圧または前記半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧を印加する。
上記の本発明の固体撮像装置の動作方法は、画素が半導体基板にアレイ状に複数個集積されており、各画素は、光を受光して光電荷を生成および蓄積するフォトダイオードと、フォトダイオードから光電荷を転送する転送トランジスタと、転送トランジスタを通じて光電荷が転送されるフローティングディフュージョンと、フローティングディフュージョンを介してフォトダイオードに接続して設けられ、蓄積動作時にフォトダイオードから溢れる光電荷を少なくとも転送トランジスタを通じて蓄積する蓄積容量素子と、フローティングディフュージョンと蓄積容量素子のポテンシャルを結合または分割する蓄積トランジスタと、蓄積容量素子またはフローティングディフュージョンに接続され、蓄積容量素子及び／またはフローティングディフュージョン内の光電荷を排出するためのリセットトランジスタとを有する構成となっている個体撮像装置において、光電荷の蓄積期間を通して、転送トランジスタ、蓄積トランジスタ及びリセットトランジスタの少なくとも１つのゲート電極に、トランジスタのｏｆｆレベル電圧として半導体基板に印加される電圧を越える電圧または半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧を印加して動作させる。
上記の本発明の固体撮像装置の動作方法は、好適には、前記光電荷の蓄積期間中において、前記転送トランジスタ、前記蓄積トランジスタ及び前記リセットトランジスタの各ゲート電極に、前記半導体基板に印加される電圧を越える電圧または前記半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧を印加する。
上記の本発明の固体撮像装置の動作方法は、好適には、前記ゲート電極に印加される電圧が、前記半導体基板に印加される電圧より０．３Ｖ以上高い電圧である。
あるいは好適には、前記ゲート電極に印加される電圧が、前記半導体基板に印加される電圧に対して−０．８Ｖ以下の電圧である。
上記の本発明の固体撮像装置の動作方法は、好適には、前記固体撮像装置において、前記転送トランジスタ、前記蓄積トランジスタ及び前記リセットトランジスタの少なくとも１つのゲート電極がｐ型ポリシリコンから形成され、前記ｐ型ポリシリコンからなるゲート電極の下部において、前記半導体基板のｐ型ウェルの主面にチャネルとなるｎ型層が形成され、ｎｐ型の埋め込みチャネル構造となっている。
さらに好適には、前記固体撮像装置において、前記フォトダイオード、前記転送トランジスタ、前記フローティングディフュージョン、前記蓄積容量素子、前記蓄積トランジスタ、及び前記リセットトランジスタにおいて、前記半導体基板のｐ型ウェルの主面にチャネルとなるｎ型層が形成され、ｎｐ型の埋め込みチャネル構造が形成されている。
本発明の固体撮像装置は、広ダイナミックレンジ化した固体撮像装置において、光電荷の蓄積期間を通して、転送トランジスタ、蓄積トランジスタ及びリセットトランジスタの少なくとも１つのゲート電極に、トランジスタのｏｆｆレベル電圧として半導体基板に印加される電圧を越える電圧または半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧が印加される構成とすることにより、フォトダイオードから溢れた分の光電子に対する暗電流成分を抑制することができる。
本発明の固体撮像装置の駆動方法は、広ダイナミックレンジ化した固体撮像装置において、光電荷の蓄積期間を通して、転送トランジスタ、蓄積トランジスタ及びリセットトランジスタの少なくとも１つのゲート電極に、トランジスタのｏｆｆレベル電圧として半導体基板に印加される電圧を越える電圧または半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧を印加することにより、フォトダイオードから溢れた分の光電子に対する暗電流成分を抑制して、駆動することができる。
以下、本発明の固体撮像装置及びその動作方法の実施の形態について図面を参照して説明する。
第１実施形態
本実施形態に係る固体撮像装置はＣＭＯＳイメージセンサであり、図１は１画素（ピクセル）分の等価回路図である。
各画素は、光を受光して光電荷を生成および蓄積するフォトダイオードＰＤ、フォトダイオードＰＤからの光電荷を転送する転送トランジスタＴｒ１、転送トランジスタＴｒ１を通じて光電荷が転送されるフローティングディフュージョンＦＤ、蓄積動作時に前記フォトダイオードから溢れる光電荷を蓄積する蓄積容量素子ＣS、フローティングディフュージョンＦＤと蓄積容量素子ＣSのポテンシャルを結合または分割する蓄積トランジスタＴｒ２、フローティングディフュージョンＦＤに接続して形成され、フローティングディフュージョンＦＤ内の光電荷を排出するためのリセットトランジスタＴｒ３、フローティングディフュージョンＦＤ内の光電荷を電圧信号に増幅変換する増幅トランジスタＴｒ４、および、増幅トランジスタに接続して形成され、画素を選択するための選択トランジスタＴｒ５から構成されており、いわゆる５トランジスタ型のＣＭＯＳイメージセンサである。例えば、上記の５つのトランジスタはいずれもｎチャネルＭＯＳトランジスタからなる。
本実施形態に係るＣＭＯＳイメージセンサは、上記の構成の画素がアレイ状に複数個集積されており、各画素において、転送トランジスタＴｒ１、蓄積トランジスタＴｒ２、リセットトランジスタＴｒ３のゲート電極に、φT、φS、φRの各駆動ラインが接続され、また、選択トランジスタＴｒ５のゲート電極には行シフトレジスタから駆動される画素選択ラインＳＬ（φX）が接続され、さらに、増幅トランジスタＴｒ４の出力側ソース・ドレインに出力ラインＶｏｕｔが接続され、列シフトレジスタにより制御されて電圧信号が出力される。
選択トランジスタＴｒ５、駆動ラインφＸについては、画素の選択、非選択動作ができるように、フローティングディフュージョンＦＤの電圧を適宜な値に固定できればよいから、それらを省略することも可能である。
図２は本実施形態のＣＭＯＳ固体撮像装置において、プレーナ型蓄積容量素子を採用した場合の画素（ピクセル）のレイアウト図の一例である。
フォトダイオードＰＤ、蓄積容量素子ＣSおよび５つのトランジスタＴｒ１〜Ｔｒ５を図のように配置し、さらにトランジスタＴｒ１とトランジスタＴｒ２の間のフローティングディフュージョンＦＤとトランジスタＴｒ４のゲートを配線Ｗ１で接続し、さらにトランジスタＴｒ２とトランジスタＴｒ３の間の拡散層と蓄積容量素子ＣSの上部電極を配線Ｗ２で接続して、図１に示す本実施形態の等価回路図に相当する回路を実現することができる。
このレイアウトにおいて、転送トランジスタＴｒ１のチャネルの幅は、フォトダイオードＰＤ側で広く、フローティングディフュージョンＦＤ側で狭くなるように形成されている。このため、フォトダイオードから溢れた電荷を効率よくフローティングディフュージョン側にオーバーフローさせることができる。一方、フローティングディフュージョンＦＤ側で狭くすることで、フローティングディフュージョンＦＤの容量を小さくとることができ、フローティングディフュージョンＦＤ中に蓄積した電荷に対する電位の変動幅を大きくとることができる。
図３は、本実施形態に係るＣＭＯＳイメージセンサの各画素の一部（フォトダイオードＰＤ、転送トランジスタＴｒ１、フローティングディフュージョンＦＤ、蓄積トランジスタＴｒ２および蓄積容量素子ＣS）における模式的断面図である。
例えば、ｎ型シリコン半導体基板（ｎ−ｓｕｂ）１０にｐ型ウェル（ｐ−ｗｅｌｌ）１１が形成されており、各画素および蓄積容量素子ＣS領域を区分するＬＯＣＯＳ法などによる素子分離絶縁膜（２０，２１，２２）が形成され、さらに画素を分離する素子分離絶縁膜２０の下方に相当するｐ型ウェル１１中には、ｐ+型分離領域１２が形成されている。
ｐ型ウェル１１中にｎ型半導体領域１３が形成され、その表層にｐ+型半導体領域１４が形成され、このｐｎ接合により電荷転送埋め込み型のフォトダイオードＰＤが構成されている。ｐｎ接合に適当なバイアスを印加して発生させた空乏層中に光ＬＴが入射すると、光電効果により光電荷が生じる。
ｎ型半導体領域１３の端部においてｐ+型半導体領域１４よりはみ出して形成された領域があり、この領域から所定の距離を離間してｐ型ウェル１１の表層にフローティングディフュージョンＦＤとなるｎ+型半導体領域１５が形成され、さらにこの領域から所定の距離を離間してｐ型ウェル１１の表層にｎ+型半導体領域１６が形成されている。
ここで、ｎ型半導体領域１３とｎ+型半導体領域１５に係る領域において、ｐ型ウェル１１上面に酸化シリコンなどからなるゲート絶縁膜２３を介してポリシリコンなどからなるゲート電極３０が形成され、ｎ型半導体領域１３とｎ+型半導体領域１５をソース・ドレインとし、ｐ型ウェル１１の表層にチャネル形成領域を有する転送トランジスタＴｒ１が構成されている。
また、ｎ+型半導体領域１５とｎ+型半導体領域１６に係る領域において、ｐ型ウェル１１上面に酸化シリコンなどからなるゲート絶縁膜２４を介してポリシリコンなどからなるゲート電極３１が形成され、ｎ+型半導体領域１５とｎ+型半導体領域１６をソース・ドレインとし、ｐ型ウェル１１の表層にチャネル形成領域を有する蓄積トランジスタＴｒ２が構成されている。
また、素子分離絶縁膜（２１，２２）で区分された領域において、ｐ型ウェル１１の表層に下部電極となるｐ+型半導体領域１７が形成されており、この上層に酸化シリコンなどからなる容量絶縁膜２５を介してポリシリコンなどからなる上部電極３２が形成されており、これらから蓄積容量素子ＣSが構成されている。
転送トランジスタＴｒ１、蓄積トランジスタＴｒ２および蓄積容量素子ＣSを被覆して、酸化シリコンなどからなる絶縁膜が形成されており、ｎ+型半導体領域１５、ｎ+型半導体領域１６および上部電極３２に達する開口部が形成され、ｎ+型半導体領域１５に接続する配線３３と、ｎ+型半導体領域１６および上部電極３２を接続する配線３４がそれぞれ形成されている。
また、転送トランジスタＴｒ１のゲート電極３０には駆動ラインφTが接続して設けられており、また、蓄積トランジスタＴｒ２のゲート電極３１には駆動ラインφSが接続して設けられている。
上記の他の要素であるリセットトランジスタＴｒ３、増幅トランジスタＴｒ４、選択トランジスタＴｒ５、各駆動ライン（φT，φS，φR，φX）および出力ラインｏｕｔについては、図１の等価回路図に示す構成となるように、図３に示す半導体基板１０上の不図示の領域において構成されている。
図４は上記のフォトダイオードＰＤ、転送トランジスタＴｒ１、フローティングディフュージョンＦＤ、蓄積トランジスタＴｒ２および蓄積容量素子ＣSに相当する模式的なポテンシャル図である。
フォトダイオードＰＤは相対的に浅いポテンシャルの容量ＣPDを構成し、フローティングディフュージョンＦＤおよび蓄積容量素子ＣSは相対的に深いポテンシャルの容量（ＣFD、ＣS）を構成する。
ここで、転送トランジスタＴｒ１および蓄積トランジスタＴｒ２はトランジスタのｏｎ／ｏｆｆに応じて２準位を取りうる。
上記の転送トランジスタＴｒ１および蓄積トランジスタＴｒ２のｏｆｆ電位としては、半導体基板に印加される電圧を越える電圧または半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧（α）を印加する。
好ましくは、ゲート電極に印加される電圧が、半導体基板に印加される電圧より０．４Ｖ以上高い電圧とする。例えば、半導体基板には通常グラウンド電位が印加される場合にはα＝＋０．３Ｖとする。
あるいは、好ましくは、ゲート電極に印加される電圧が、半導体基板に印加される電圧に対して−０．８Ｖ以下の電圧とする。
図５は、転送トランジスタＴｒ１におけるゲート電圧（Ｖ）に対する暗電流（ｐＡ／ｃｍ２）を測定した実験結果をプロットした図面であり、図中曲線ａは６０℃で測定した結果、曲線ｂは７５℃で測定した結果である。実験では基板電位を０Ｖとして測定した。
図５から、ゲート電位を、半導体基板に印加される電圧を越える電圧または半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧とすることで、暗電流が抑制できることがわかる。
特に、ゲート電位を＋０．２Ｖ程度、あるいは−０．７Ｖ程度とすることで、暗電流はゲート電圧を基板電位と同じ０Ｖとしたときの１／１０程度にまで小さくなり、さらに＋０．３Ｖ以上、あるいは−０．８Ｖ以下とすることで、暗電流をさらに小さな値に抑制できる。
図５の結果は転送トランジスタＴｒ１について測定した結果であるが、蓄積トランジスタＴｒ２についても同様の結果である。
上記のように、光電荷の蓄積期間を通して、転送トランジスタＴｒ１および蓄積トランジスタＴｒ２のｏｆｆ電位を半導体基板に印加される電圧を越える電圧または半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧（α）とすることで、光電荷の蓄積期間にフォトダイオードから溢れた分の光電子に対する暗電流成分を抑制することができる。
上記のほか、リセットトランジスタＴｒ３の下部において発生した暗電流も半分は蓄積容量素子側に流れ込むので、転送トランジスタＴｒ１および蓄積トランジスタＴｒ２と同様に、ｏｆｆ電位を半導体基板に印加される電圧を越える電圧または半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧（α）とすることで、暗電流の抑制に寄与できる。
光電荷の蓄積期間中において、転送トランジスタ、蓄積トランジスタ及びリセットトランジスタの各ゲート電極に、半導体基板に印加される電圧を越える電圧または半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧（α）が印加される構成とすることが好ましい。
また、転送トランジスタ、蓄積トランジスタ及びリセットトランジスタのゲート電極のいずれか１つについて、印加されるｏｆｆ電位が、半導体基板に印加される電圧を越える電圧または半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧（α）となっていれば、暗電流を抑制できる本発明の効果を享受できる。
図１の等価回路図と図４のポテンシャル図で説明される本実施形態のＣＭＯＳイメージセンサの駆動方法について説明する。
図６は、駆動ライン（φT，φS，φR）に印加する電圧を、ｏｎ／ｏｆｆの２準位で示したタイミングチャートである。ここで、各ｏｆｆ電位は、上記のように（α）で示される、半導体基板に印加される電圧を越える電圧または半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧とする。具体的には、α＝＋０．３Ｖとしている。
また、図７（Ａ）〜（Ｃ）および図８（Ｄ）〜（Ｆ）はタイミングチャートの各タイミングにおけるポテンシャル図に相当する。
まず、１つのフィールド（１Ｆ）の始まりにおいて、φSをｏｎとした状態でφT，φRをｏｎとして、前フィールドで生じた光電荷を全て排出してリセットし、時刻Ｔ1においてφRをｏｆｆ（α）として光電荷の蓄積を開始する。
このとき、図７（Ａ）に示すように、φSがｏｎとなっているのでＣFDとＣSが結合した状態となっており、リセット直後にはリセット動作に伴ういわゆるｋＴＣノイズがＣFD＋ＣSに発生する。ここで、後述する図９中のφN2をｏｎとして、このＣFD＋ＣSのリセットレベルの信号をノイズＮ2として読み出す。
ノイズＮ2を読み出した直後に、φSをｏｆｆ（α）とする。
φＲがｏｆｆ(α)に変化することで開始される蓄積時間の間、フォトダイオードＰＤにおいて生成される光電荷を蓄積する。このとき、φT及びφSのｏｆｆ（α）の電位を、例えば＋０．３Ｖなどの半導体基板に印加される電圧を越えた電位とすると、ＣPDとＣFD間の障壁とＣFDとＣS間の障壁とがわずかに下がることになる。
電荷の蓄積が開始すると、光電荷はまずＣPDに蓄積していき、光電子がＣPDを飽和させる量以上である場合には、図７（Ｂ）に示すように、φTのｏｆｆ（α）電位による障壁を乗り越えてＣFDに蓄積されていく。
さらに、光電荷がまずＣFDに蓄積してＣFDを飽和させる量以上であると、φSのｏｆｆ（α）電位による障壁を乗り越えてＣSに蓄積されていく。
上記のようにして、ＣPDから溢れた光電荷は、この画素のＣFD＋ＣSに選択的に蓄積されていく。
このようにして、光電子がフォトダイオードＰＤを飽和させる量以下である場合にはＣPDのみに光電荷が蓄積し、光電子がフォトダイオードＰＤを飽和させる量以上である場合にはＣPDに加えてＣFDに、さらにはＣSにも光電荷が蓄積する。
図７（Ｂ）は、ＣPDが飽和しており、ＣPDに飽和前電荷ＱBが蓄積し、ＣFDに過飽和電荷ＱA1が蓄積し、過飽和電荷ＱA1がＣFDを飽和させた場合には、さらに過飽和電荷ＱA2がＣSに蓄積されていくことを示す。
次に、時刻Ｔ2において、図７（Ｃ）に示すように、図９中のφN1をｏｎとして、過飽和電荷の一部ＱA1を保持しているＣFDのレベルの信号をノイズＮ1として読み出す。
次に、図８（Ｄ）に示すように、ノイズＮ1を読み出した後に、φTをｏｎとして、ＣPD中の飽和前電荷ＱBをＣFDに転送し、元からＣFDに保持されていた過飽和電荷の一部ＱA1と混合する。
ここで、ＣPDのポテンシャルがＣFDよりも浅く、転送トランジスタの準位がＣPDより深くなっているので、ＣPD中にあった飽和前電荷ＱBを全てＣFDに転送する完全電荷転送を実現できる。
次に、時刻Ｔ3においてφTをｏｆｆ（α）に戻し、図９中のφS1+N1をｏｎとして、ＣFDに転送された飽和前電荷ＱB から飽和前電荷信号Ｓ1を読み出す。但し、ＣFDには飽和前電荷ＱBと過飽和電荷の一部ＱA１の和の電荷が存在しており、実際に読みだされるのはＳ1＋Ｎ1となる。図８（Ｄ）は、φTをｏｆｆ（α）に戻す前の状態を示している。
ここで、ＣPD中にあった飽和前電荷ＱBが転送されてＣFDから溢れた場合には、さらにＣSへと溢れて蓄積されていく。
次に、φS，φTをｏｎとすることでＣFDとＣSのポテンシャルを結合させ、図８（Ｅ）に示すように、ＣFD中の飽和前電荷ＱBと過飽和電荷の一部ＱA1の和の電荷と、ＣS中の過飽和電荷の一部ＱA2を混合する。これにより、ＣFDとＣSの結合したポテンシャル中に飽和前電荷ＱBと全過飽和電荷ＱAの和の信号が保持された状態となる。
ここで、時刻Ｔ4においてφTをｏｆｆ（α）に戻し、図９中のφS1'+S2'+N2をｏｎとして、ＣFD＋ＣSに広がる飽和前電荷ＱB＋過飽和電荷ＱAから飽和前電荷信号Ｓ1と過飽和電荷信号Ｓ2の和の信号を読み出す。但し、ここではＣFD＋ＣSノイズが乗っており、さらにＣFD＋ＣSに広がった電荷から読み取っていることから、実際に読みだされるのはＳ1’＋Ｓ2’＋Ｎ2（Ｓ1’とＳ2’はそれぞれＣFDとＣSの容量比率によって縮小変調されたＳ1とＳ2の値）となる。図８（Ｅ）は、φTをｏｆｆ（α）に戻す前の状態を示している。
以上で１つのフィールド（１Ｆ）が終了し、次のフィールドに移って、φSをｏｎとした状態でφT，φRをｏｎとして、図１６（Ｆ）に示すように、前のフィールドで生じた光電荷を全て排出してリセットする。
本実施形態の固体撮像装置は、転送トランジスタ、蓄積トランジスタ及びリセットトランジスタの少なくとも１つのゲート電極に、トランジスタのｏｆｆレベル電圧として半導体基板に印加される電圧を越える電圧または半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧（α）を、光電荷の蓄積期間を通して印加するものであり、上記のような電圧印加タイミングを実施するための駆動回路をさらに有することが好ましい。
次に、上記の構成の画素をアレイ状に集積したＣＭＯＳイメージセンサ全体の回路構成について説明する。
図９は本実施形態のＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
複数個（図面上は代表して４個）の画素（Ｐｉｘｅｌ）がアレイ状に配置されており、各画素（Ｐｉｘｅｌ）には行シフトレジスタＳＲVで制御された駆動ライン（φT，φS，φR，φX）と、電源ＶＤＤおよびグラウンドＧＮＤなどが接続されている。
各画素（Ｐｉｘｅｌ）からは、列シフトレジスタＳＲHおよび駆動ライン（φS1+N1，φN1，φS1'+S2'+N2，φN2）で制御され、上述のように、飽和前電荷信号（Ｓ1）＋ＣFDノイズ（Ｎ1）、ＣFDノイズ（Ｎ1）、変調された飽和前電荷信号（Ｓ１’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣFD＋ＣSノイズ（Ｎ2）およびＣFD＋ＣSノイズ（Ｎ2）の４つの値がそれぞれのタイミングで各出力ラインに出力される。
ここで、飽和前電荷信号（Ｓ1）＋ＣFDノイズ（Ｎ1）とＣFDノイズ（Ｎ1）の各出力端部分ＣＴaは、以下に説明するようにこれらの差分を取ることから、差動アンプＤＣ１を含む回路ＣＴbをＣＭＯＳイメージセンサチップ上に形成しておいてもよい。
図１０は、上記のように出力された飽和前電荷信号（Ｓ1）＋ＣFDノイズ（Ｎ1）、ＣFDノイズ（Ｎ1）、変調された飽和前電荷信号（Ｓ１’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣFD＋ＣSノイズ（Ｎ2）およびＣFD＋ＣSノイズ（Ｎ2）の４つの信号の処理を行う回路である。
上記の出力から、飽和前電荷信号（Ｓ1）＋ＣFDノイズ（Ｎ1）とＣFDノイズ（Ｎ1）を差動アンプＤＣ１に入力し、これらの差分を取ることでＣFDノイズ（Ｎ1）をキャンセルし、飽和前電荷信号（Ｓ1）が得られる。飽和前電荷信号（Ｓ1）は、必要に応じて設けられるＡ／ＤコンバータＡＤＣ１によりデジタル化してもよく、ＡＤＣ１を設けずにアナログ信号のままでもよい。
一方、変調された飽和前電荷信号（Ｓ1’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣFD＋ＣSノイズ（Ｎ2）とＣFD＋ＣSノイズ（Ｎ2）を差動アンプＤＣ２に入力し、これらの差分を取ってＣFD＋ＣSノイズ（Ｎ2）をキャンセルし、さらにアンプＡＰによりＣFDとＣSの容量比率によって復元して飽和前電荷信号（Ｓ1）と同じゲインに調整することで、飽和前電荷信号と過飽和電荷信号の和（Ｓ1＋Ｓ2）が得られる。Ｓ1’＋Ｓ2’Ｎ2信号とＮ2信号は、差動アンプＤＣ２に入力する前に、必要に応じて設けられるＡ／ＤコンバータＡＤＣ２，３によりそれぞれデジタル化してもよく、あるいはＡＤＣ２，３を設けずにアナログ信号のまま差動アンプＤＣ２に入力してもよい。
ここで、図６のタイミングチャートに示すように、ＣFD＋ＣSノイズ（Ｎ2）は他の信号に比べて相対的に早く取得されるので、他の信号が取得されるまで記憶手段であるフレームメモリＦＭに一旦格納しておき、他の信号が取得されるタイミングでフレームメモリＦＭから読みだし、以下の処理を行うようにする。
上記の変調された飽和前電荷信号（Ｓ1’）＋変調された過飽和電荷信号（Ｓ2’）の復元について説明する。
Ｓ1’、Ｓ2’、α（ＣFDからＣFD＋ＣSへの電荷分配比）は以下の数式により表される。
Ｓ1’＝Ｓ1×α （１）
Ｓ2’＝Ｓ2×α （２）
α＝ＣFD／（ＣFD＋ＣS） （３）
従って、ＣFDとＣSの値から上記式（３）よりαを求め、それを上記式（１）および（２）に代入することで、Ｓ1＋Ｓ2に復元し、別途取得されたＳ1と同じゲインに調整することができる。
次に、図１０に示すように、上記のように得られたＳ1とＳ1＋Ｓ2のどちらか一方を選択して最終的な出力とする。
これには、まず、Ｓ1をコンパレータＣＰに入力し、予め設定した基準電位Ｖ0と比較する。一方、Ｓ1とＳ1＋Ｓ2はセレクタＳＥに入力され、上記のコンパレータＣＰの出力に応じて、Ｓ1とＳ1＋Ｓ2のどちらかが選択されて出力される。基準電位Ｖ0はフォトダイオードＰＤの容量に応じて飽和する前の電位が選択され、例えば０．３Ｖ程度とする。
即ち、Ｓ1からＶ0を引いて負となれば、即ち、Ｓ1がＶ0よりも小さければ、フォトダイオードＰＤは飽和していないと判断され、Ｓ1が出力される。
逆に、Ｓ1からＶ0を引いて正となれば、即ち、Ｓ1がＶ0よりも大きければ、フォトダイオードＰＤは飽和していると判断され、Ｓ1＋Ｓ2が出力される。
例えば、この出力までをＣＭＯＳイメージセンサチップＣＨ上に形成し、差動アンプＤＣ１およびフレームメモリＦＭ以降の回路を外付けで実現する。また、上記のように差動アンプＤＣ１についてはＣＭＯＳイメージセンサチップＣＨ上に形成してもよい。
また、差動アンプＤＣ１およびフレームメモリＦＭ以降の回路については、取り扱うアナログデータが大きくなることから、差動アンプＤＣ１およびフレームメモリＦＭに入力する前にＡ／Ｄ変換を行い、差動アンプＤＣ１およびフレームメモリＦＭ以降をデジタル処理することが好ましい。この場合、用いるＡ／Ｄコンバータの入力レンジに合わせて、予め不図示のアンプにより増幅しておくことが好ましい。
上記のように、本実施形態のＣＭＯＳイメージセンサにおいては、１つの画素あたり、１フィールド毎に、飽和前電荷信号（Ｓ1）と飽和前電荷信号と過飽和電荷信号の和（Ｓ1＋Ｓ2）の２つの信号が得られることになり、実際にフォトダイオードＰＤ（ＣPD）が飽和あるいはそれに近い状態であったかどうか判断して、Ｓ1とＳ1＋Ｓ2のどちらかを選択することになる。
図１１（Ａ）は上記のようにして容量ＣFDを用いたときに得られる電荷数を相対光量に対してプロットした図であり、これは信号Ｓ1に相当する。一方、図１１（Ｂ）は容量ＣFD＋ＣSを用いたときに得られる電荷数を相対光量に対してプロットした図であり、これは信号Ｓ1＋Ｓ2に相当する。
例えば、基準電位Ｖ0（例えば０．３Ｖ）として、これより低照度側では図１１（Ａ）で示される信号Ｓ1を用い、高照度側では図１１（Ｂ）で示される信号Ｓ1＋Ｓ2を用いる。
このとき、両グラフにおいて低照度領域にノイズＮｏｉｓｅが現れるが、これは信号Ｓ1の方が信号Ｓ1＋Ｓ2よりも小さく、低照度側では信号Ｓ1を採用するのでノイズレベルを高くしてしまうという問題がない。
また、ＣFDの飽和電位は画素毎にばらつきを有しており、電荷数で１×１０4〜２×１０4程度でばらついているが、この領域に入る前にＣFD＋ＣSを用いた信号Ｓ1＋Ｓ2に切り換えてしまうので、ＣFDの飽和電位のばらつきの影響を受けないで済むという利点がある。
また、例え基準電位Ｖ0がばらついても、基準電位の近傍一帯でＣFDの電荷数とＣFD＋ＣSの電荷数は一致するので、基準電位付近においては、信号Ｓ１を用いても、信号Ｓ１＋Ｓ２を用いても、問題はない。
図１１（Ｃ）は、図１１（Ａ）に示す容量ＣFDを用いたときのフローティングディフュージョンの電圧を相対光量に対してプロットしたグラフ（ＣFDと表示）と、図１１（Ｂ）に示す容量ＣFD＋ＣSを用いたときのフローティングディフュージョンの電圧を相対光量に対してプロットしたグラフ（ＣFD＋ＣSと表示）を重ねて示した図である。それぞれ、図１１（Ａ）と図１１（Ｂ）に示すグラフを電荷数から電圧に変換したものに対応する。
ただし、容量ＣFD＋ＣSを用いると、同じ光量を照射して同じ電荷数を得てもＣSの分容量値が大きくなっているため、変換される電圧はその分低くなる。
例えば、上記のように基準電位０．３Ｖを超えるまでの低照度側ではＣFDで表示したグラフの信号Ｓ1を用い、０．３Ｖを超える高照度側では、ＣFD＋ＣSと表示したグラフの信号Ｓ１＋Ｓ２に切り替えて用いる。
本実施形態のＣＭＯＳセンサは、広ダイナミックレンジ化した固体撮像装置において、光電荷の蓄積期間を通して、転送トランジスタ、蓄積トランジスタ及びリセットトランジスタの少なくとも１つのゲート電極に、トランジスタのｏｆｆレベル電圧として半導体基板に印加される電圧を越える電圧または半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧が印加される構成とすることにより、フォトダイオードから溢れた分の光電子に対する暗電流成分を抑制することができる。
本実施形態のＣＭＯＳイメージセンサの動作方法によれば、広ダイナミックレンジ化した固体撮像装置において、光電荷の蓄積期間を通して、転送トランジスタ、蓄積トランジスタ及びリセットトランジスタの少なくとも１つのゲート電極に、トランジスタのｏｆｆレベル電圧として半導体基板に印加される電圧を越える電圧または半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧を印加することにより、フォトダイオードから溢れた分の光電子に対する暗電流成分を抑制して、駆動することができる。
第２実施形態
第１実施形態において、光電荷の蓄積期間を通して、転送トランジスタ、蓄積トランジスタ及びリセットトランジスタの少なくとも１つのゲート電極に、トランジスタのｏｆｆレベル電圧として、半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧が印加される構成について示した。
例えば、半導体基板に印加される電圧がグラウンド電位である場合、ゲート電極には−０．６Ｖ以下の電圧を印加することになる。
本実施形態においては、半導体基板に印加される電圧がグラウンド電位である場合、ゲート電極には−０．６Ｖ以下の電圧を印加する代わりに、ゲート電極にグラウンド電位を印加し、半導体基板に＋０．６Ｖ以上の電位、例えば１〜３Ｖを印加するものである。
暗電流の発生は半導体基板とゲート電極の相対電位に依存するので、上記のようにして負の電位を回路に組み込まなくても、第１実施形態と同等に、フォトダイオードから溢れた分の光電子に対する暗電流成分を抑制することができるという効果を得ることができる。
第３実施形態
図１２（Ａ）及び（Ｂ）は本実施形態に係るＣＭＯＳセンサに係る、フォトダイオードＰＤ、転送トランジスタＴｒ１及びフローティングディフュージョンＦＤまでの構成の模式断面図である。
本実施形態においては、転送トランジスタＴｒ１のゲート電極３０をＰ＋ポリシリコンで構成する。これにより、Ｐ＋ポリシリコンの仕事関数に起因して、実効的に電位が１Ｖ程度下がり、第１実施形態と同等に、フォトダイオードから溢れた分の光電子に対する暗電流成分を抑制することができるという効果を得ることができる。
図１２（Ａ）の場合には、ゲート電極３０下部において、表層部にチャネルとなるｎ型層５１が形成され、ｎｐ型の埋め込みチャネル構造とする。
一方、図１２（Ｂ）の場合には、Ｐ＋ポリシリコンのゲート電極直下の領域が空乏化するのを避けるために、ゲート電極３０下部において表層部にｐ型層５０を設け、ｐ型層より深い領域にチャネルとなる埋め込みのｎ型層５１が形成され、ｐｎｐ型の接合トランジスタを構成し、埋め込みチャネル構造とする。ここでは、ｎ+型半導体領域１５の表層部分にもｐ型層１５ａが形成されてｐｎｐ型の接合トランジスタを構成されている。
図１２（Ｃ）は、図１２（Ａ）及びＢ）に示す構成のポテンシャル図である。例えばフォトダイオード領域を＋３Ｖ、フローティングディフュージョン領域を＋５Ｖとするとき、ゲート電極下部領域に＋１Ｖの障壁を形成する。ゲート電極に電圧を印加して障壁を消失させることで、光電荷の転送をスムーズに行うことができる。
転送トランジスタのほかに、蓄積トランジスタ及びリセットトランジスタに上記の構成を採用してもよい。
第４実施形態
図１３（Ａ）は、本実施形態に係るフローティングディフュージョン部分の断面図であり、図２中のＸ−Ｘ’に相当する断面図である。
本実施形態の固体撮像装置においては、例えば、フォトダイオード、転送トランジスタ、フローティングディフュージョン、蓄積容量素子、蓄積トランジスタ、及びリセットトランジスタにおいて、半導体基板のｐ型ウェル１１において、表面にｐ型層６０が形成され、ｐ型層６０より深い領域にチャネルとなるｎ+型半導体領域１５が形成され、ｐｎｐ型の埋め込みチャネル構造が形成されている。
フォトダイオード、転送トランジスタ、フローティングディフュージョン、蓄積容量素子、蓄積トランジスタ、及びリセットトランジスタまでを埋め込みチャネル型にして、電荷の移動をスムーズにすることができる。
ここで、活性領域を区分するＬＯＣＯＳなどの素子分離絶縁膜６１が形成され、素子分離絶縁膜６１の側面を覆うようにしてｐ型層６２が形成された構成とする。
また、フローティングディフュージョンＦＤを被覆して、酸化シリコンなどからなる絶縁膜が形成されており、ｎ+型半導体領域１５に接続する開口部が形成され、ｎ+型半導体領域１５の表層部分における開口部の領域にはｎ型コンタクト層６３が形成され、さらにその表面にシリサイド層６４が形成され、コンタクトホール内に埋め込まれたプラグを一体にして絶縁層の上層に、増幅トランジスタへ接続する配線３３が形成されている。
図１３（Ｂ）は図１３（Ａ）に示す構成のフローティングディフュージョンにおいて駆動時に形成される空乏層Ｖの状態を示す模式図である。
フローティングディフュージョンＦＤと蓄積容量素子ＣS内の電荷を排出するリセット時に、チャネルが空乏化しないように設計されていることが好ましい。
本発明は上記の説明に限定されない。
例えば、１画素あたりのトランジスタが５個のＣＭＯＳセンサについて説明しているが、これ以上の数のトランジスタを有するＣＭＯＳセンサにも適用可能である。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。
本発明の固体撮像装置は、デジタルカメラやカメラ付き携帯電話などに搭載されるＣＭＯＳイメージセンサやＣＣＤイメージセンサなどの広いダイナミックレンジが望まれているイメージセンサに適用できる。
本発明の固体撮像装置の動作方法は広いダイナミックレンジが望まれているイメージセンサの動作方法に適用できる。
図１は本発明の第１実施形態に係るＣＭＯＳイメージセンサの１画素分の等価回路図である。 図２は本発明の第１実施形態に係るＣＭＯＳイメージセンサにおいてプレーナ型蓄積容量素子を採用した場合の約１画素分のレイアウト図の一例である。 図３は本発明の第１実施形態に係るＣＭＯＳイメージセンサの各画素の一部における模式的断面図である。 図４は本発明の第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜蓄積容量素子に相当する模式的なポテンシャル図である。 図５は第１実施形態に係るＣＭＯＳイメージセンサの転送トランジスタにおけるゲート電圧（Ｖ）に対する暗電流（ｐＡ／ｃｍ２）を測定した実験結果をプロットした図面である。 図６は第１実施形態に係るＣＭＯＳイメージセンサの駆動ラインに印加する電圧を、ｏｎ／ｏｆｆの２準位で示したタイミングチャートである。 図７（Ａ）〜（Ｃ）は第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜蓄積容量素子に相当する模式的なポテンシャル図である。 図８（Ｄ）〜（Ｆ）は第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜蓄積容量素子に相当する模式的なポテンシャル図である。 図９は本発明の第１実施形態のＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。 図１０は飽和前電荷信号＋ＣFDノイズ、ＣFDノイズ、変調された過飽和電荷信号＋ＣFD＋ＣSノイズおよびＣFD＋ＣSノイズの４つの信号の処理を行う回路である。 図１１（Ａ）および図１１（Ｂ）はそれぞれ容量ＣFDまたは容量ＣFD＋ＣSを用いたときに得られる電荷数を相対光量に対してプロットした図であり、図１１（Ｃ）は、図１１（Ａ）と図１１（Ｂ）の電荷数を電圧に変換して相対光量に対してプロットして重ねて示したグラフである。 図１２（Ａ）及び（Ｂ）は本発明の第３実施形態のＣＭＯＳセンサに係るフォトダイオード〜フローティングディフュージョンまでの構成の模式断面図であり、図１２（Ｃ）は図１２（Ａ）及び（Ｂ）に示す構成のポテンシャル図である。 図１３（Ａ）は本発明の第４実施形態のＣＭＯＳセンサに係るフローティングディフュージョン部分の断面図であり、図１３（Ｂ）は図１３（Ａ）に示す構成のフローティングディフュージョンにおいて駆動時に形成される空乏層の状態を示す模式図である。
符号の説明
１０…ｎ型半導体基板、１１…ｐ型ウェル、１２…ｐ+型分離領域、１３…ｎ型半導体領域、１４，１７…ｐ+型半導体領域、１５，１６…ｎ+型半導体領域、１５ａ…ｐ型層、２０，２１，２２…素子分離絶縁膜、２３，２４…ゲート絶縁膜、２５…容量絶縁膜、３０，３１…ゲート電極、３２…上部電極、３３，３４…配線、５０…ｐ型層、５１…ｎ型層、６０…ｐ型層６、６１…素子分離絶縁膜、６２…ｐ型層、６３…ｎ型コンタクト層、６４…シリサイド層、ＡＤＣ１〜３…Ａ／Ｄコンバータ、ＡＰ…アンプ、ＣFD，ＣPD，Ｃ…容量、ＣS…蓄積容量素子、ＣＨ…チップ、ＣＰ…コンパレータ、ＣＴa，ＣＴb…回路、ＤＣ１，ＤＣ２…差動アンプ、ＦＤ…フローティングディフュージョン、ＦＭ…フレームメモリ、ＧＮＤ…グラウンド、ＬＴ…光、Ｎ1…ＣFDのリセットレベルの信号（ノイズ）、Ｎ2…ＣFD＋ＣSのリセットレベルの信号（ノイズ）、Ｎｏｉｓｅ…ノイズ、ｏｕｔ…出力（ライン）、ＰＤ…フォトダイオード、Ｐｉｘｅｌ…画素、ＱA…過飽和電荷、ＱA１，ＱA２…過飽和電荷の一部、ＱB…飽和前電荷、Ｓ1…飽和前電荷信号、Ｓ1’…変調された飽和前電荷信号、Ｓ2…過飽和電荷信号、Ｓ2’…変調された過飽和電荷信号、ＳＥ…セレクタ、ＳＬ…選択ライン、ＳＲH…列シフトレジスタ、ＳＲV…行シフトレジスタ、Ｔ1〜Ｔ4…時刻、Ｔｒ１…転送トランジスタ、Ｔｒ２…蓄積トランジスタ、Ｔｒ３…リセットトランジスタ、Ｔｒ４…増幅トランジスタ、Ｔｒ５…選択トランジスタ、ＶＤＤ…電源電圧、φT，φS，φR，φX，φS1+N1，φN1，φS1'+S2'+N2，φN2，φV1，φV2…駆動ライン

Claims (15)

  1. 光を受光して光電荷を生成および蓄積するフォトダイオードと、
    前記フォトダイオードから光電荷を転送する転送トランジスタと、
    前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、
    前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割する蓄積トランジスタと、
    前記蓄積容量素子または前記フローティングディフュージョンに接続され、前記蓄積容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタと
    を有する画素が半導体基板にアレイ状に複数個集積されており、
    前記光電荷の蓄積期間を通して、前記転送トランジスタ、前記蓄積トランジスタ及び前記リセットトランジスタの少なくとも１つのゲート電極に、トランジスタのｏｆｆレベル電圧として前記半導体基板に印加される電圧を越える電圧または前記半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧が印加される
    固体撮像装置。
  2. 前記光電荷の蓄積期間中において、前記転送トランジスタ、前記蓄積トランジスタ及び前記リセットトランジスタの各ゲート電極に、前記半導体基板に印加される電圧を越える電圧または前記半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧が印加される
    請求項１に記載の固体撮像装置。
  3. 前記ゲート電極に印加される電圧が、前記半導体基板に印加される電圧より０．３Ｖ以上高い電圧である
    請求項１に記載の固体撮像装置。
  4. 前記ゲート電極に印加される電圧が、前記半導体基板に印加される電圧に対して−０．８Ｖ以下の電圧である
    請求項１に記載の固体撮像装置。
  5. 前記転送トランジスタ、前記蓄積トランジスタ及び前記リセットトランジスタの少なくとも１つのゲート電極がｐ型ポリシリコンから形成され、前記ｐ型ポリシリコンからなるゲート電極の下部において、前記半導体基板のｐ型ウェルの主面にチャネルとなるｎ型層が形成され、ｎｐ型の埋め込みチャネル構造となっている
    請求項１に記載の固体撮像装置。
  6. 前記フォトダイオード、前記転送トランジスタ、前記フローティングディフュージョン、前記蓄積容量素子、前記蓄積トランジスタ、及び前記リセットトランジスタにおいて、前記半導体基板のｐ型ウェルの主面にチャネルとなるｎ型層が形成され、ｎｐ型の埋め込みチャネル構造が形成されている
    請求項５に記載の固体撮像装置。
  7. 前記転送トランジスタ、前記蓄積トランジスタ及び前記リセットトランジスタの少なくとも１つのゲート電極がｐ型ポリシリコンから形成され、前記ｐ型ポリシリコンからなるゲート電極の下部において、前記半導体基板のｐ型ウェルの主面にｐ型層が形成され、前記ｐ型層より深い領域にチャネルとなるｎ型層が形成され、ｐｎｐ型の埋め込みチャネル構造となっている
    請求項１に記載の固体撮像装置。
  8. 前記フォトダイオード、前記転送トランジスタ、前記フローティングディフュージョン、前記蓄積容量素子、前記蓄積トランジスタ、及び前記リセットトランジスタにおいて、前記半導体基板のｐ型ウェルの主面にｐ型層が形成され、前記ｐ型層より深い領域にチャネルとなるｎ型層が形成され、ｐｎｐ型の埋め込みチャネル構造が形成されている
    請求項７に記載の固体撮像装置。
  9. 前記転送トランジスタ、前記蓄積トランジスタ及び前記リセットトランジスタの少なくとも１つのゲート電極に、トランジスタのｏｆｆレベル電圧として前記半導体基板に印加される電圧を越える電圧または前記半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧を、前記光電荷の蓄積期間を通して印加する駆動回路をさらに有する
    請求項１に記載の固体撮像装置。
  10. 光を受光して光電荷を生成および蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割する蓄積トランジスタと、前記蓄積容量素子または前記フローティングディフュージョンに接続され、前記蓄積容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタとを有する画素が半導体基板にアレイ状に複数個集積された固体撮像装置の動作方法であって、
    前記光電荷の蓄積期間を通して、前記転送トランジスタ、前記蓄積トランジスタ及び前記リセットトランジスタの少なくとも１つのゲート電極に、トランジスタのｏｆｆレベル電圧として前記半導体基板に印加される電圧を越える電圧または前記半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧を印加する
    固体撮像装置の動作方法。
  11. 前記光電荷の蓄積期間中において、前記転送トランジスタ、前記蓄積トランジスタ及び前記リセットトランジスタの各ゲート電極に、前記半導体基板に印加される電圧を越える電圧または前記半導体基板に印加される電圧に対して−０．６Ｖ以下の電圧を印加する
    請求項１０に記載の固体撮像装置の動作方法。
  12. 前記ゲート電極に印加される電圧が、前記半導体基板に印加される電圧より０．３Ｖ以上高い電圧である
    請求項１０に記載の固体撮像装置の動作方法。
  13. 前記ゲート電極に印加される電圧が、前記半導体基板に印加される電圧に対して−０．８Ｖ以下の電圧である
    請求項１０に記載の固体撮像装置の動作方法。
  14. 前記固体撮像装置において、前記転送トランジスタ、前記蓄積トランジスタ及び前記リセットトランジスタの少なくとも１つのゲート電極がｐ型ポリシリコンから形成され、前記ｐ型ポリシリコンからなるゲート電極の下部において、前記半導体基板のｐ型ウェルの主面にチャネルとなるｎ型層が形成され、ｎｐ型の埋め込みチャネル構造となっている
    請求項１０に記載の固体撮像装置の動作方法。
  15. 前記固体撮像装置において、前記フォトダイオード、前記転送トランジスタ、前記フローティングディフュージョン、前記蓄積容量素子、前記蓄積トランジスタ、及び前記リセットトランジスタにおいて、前記半導体基板のｐ型ウェルの主面にチャネルとなるｎ型層が形成され、ｎｐ型の埋め込みチャネル構造が形成されている
    請求項１４に記載の固体撮像装置の動作方法。
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