JP2008205119A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】信頼性が高くかつ初期のビア抵抗値のばらつきが小さい半導体装置およびその製造方法を提供する。
【解決手段】本発明にかかる半導体装置は、第１の絶縁層１０内に形成されている第１の配線１２と、第１の絶縁層１０および第１の配線１２上に形成されている第２の絶縁層２０内に形成されている第２の配線１２とを有する半導体装置である。ここで、第１の配線１２および第２の配線２２の少なくともいずれかはＣｕＡｌ配線である。また、第２の配線２２は、そのビアプラグ部２２ｖで、複数のバリア層２４を介在して、第１の配線１２に電気的に接続している。また、バリア層において、ＣｕＡｌ配線と接触するＣｕＡｌ接触バリア層は、窒素原子含有量が１０原子％未満である。
【選択図】図１

Description

本発明は、配線が２層以上積層されている半導体装置およびその製造方法に関する。詳しくは、第１の絶縁層内に形成されている第１の配線と、第１の絶縁層および第１の配線上に形成されている第２の絶縁層内に形成されている第２の配線とを有する半導体装置およびその製造方法に関する。
半導体装置においては、１３０ｎｍノード世代の配線の開発以降、配線の低抵抗化を目的として、配線材料には、アルミニウム系合金(アルミニウムの組成が５０原子％以上の合金をいう、以下同じ)に代わり、銅が広く用いられるようになった。これにより、配線の形成方法もドライエッチングを用いて直接配線材料を加工するのではなく、予め層間絶縁膜中の配線およびビアとなる箇所に溝およびビアホールを形成し、その溝およびビアホールに配線材料として銅を埋め込み、余分な部分の銅をＣＭＰ法（化学機械的研磨方法という、以下同じ）により取り除く、いわゆるデュアルダマシン法が用いられるようになった。
上記のような配線材料・形成方法の変更に伴い、従来のＥＭ（Electro Migration、以下同じ）の他、ＳＩＶ（Stress Induced Voiding、以下同じ）と呼ばれる新しい種類の問題点が発生するなど、Ｃｕ配線における信頼性確保の問題は、従来にもまして重要でかつ難しい課題となっている。Ｃｕ配線の信頼性向上に関しては様々な提案がなされている。それらの提案の中にＣｕ配線の合金化がある（非特許文献１〜３および特許文献１を参照）。参考文献に挙げられているように、Ｃｕ合金化の際に添加する元素は、Ｓｎ、Ｔｉ、Ａｌ等様々なものが提案されており、添加元素の添加方法や信頼性改善のメカニズムもいろいろなものが提案されている。
我々もＣｕＡｌ合金に着目し、Ｃｕめっき形成前のシード層を合金化することによりＣｕＡｌ配線を形成し、信頼の改善を図っており、ビア部分のＥＭ耐性やＳＩＶ耐性に関しては期待どおりの改善が図れている。
特開２００４−３１８４７号公報 Y.Matsubara et al, "Thermally robust 90nm node Cu-Al wiring technology using solid phase reaction between Cu and Al," VLSI Tech Dig., 2003, pp.127-128 T.Tonegawa et al, "Suppression of Bimodal Stress-Induced Voiding using High- diffusive Dopant from Cu-alloy Seed Layer," Proc. of IITC, 2003, pp.216-218 K.Maekawa et al, "Improvement in Reliability of Cu Dual-Damascene Interconnects Using Cu-Al Alloy Seed," Proc. Of AMC, 2004,pp.221-226
しかし、ＣｕＡｌ配線を用いた半導体装置について、初期のビア抵抗を測定したところ、ビア抵抗値が大きくばらつくことがわかった。
そこで、配線を形成する材料と、配線から絶縁層への金属原子の拡散を防止するために配線と絶縁層との間に設けられるバリア層を形成する材料との関係について詳細に検討した。現在、バリア層としては、Ｔａバリア層の他、金属原子の拡散の防止効果をより高めるため上層としてＴａバリア層と下層としてＴａＮバリア層を積層させたＴａ／ＴａＮ積層バリア層が用いられている。
図２３に示すＣｕ配線１２ｍ，２２ｍとＴａバリア層１４ｓ，２４ｓおよびＴａＮバリア層１４ｔ，２４ｔを積層させたバリア層１４，２４とを用いた半導体装置（以下、装置Ａという）、図２４に示すＣｕＡｌ配線１２ｎ，２２ｎとＴａバリア層１４ｓ，２４ｓおよびＴａＮバリア層１４ｔ，２４ｔを積層させたバリア層１４，２４とを用いた半導体装置（以下、装置Ｂという）および図２５に示すＣｕＡｌ配線１２ｎ，２２ｎとＴａバリア層１４ｓ，２４ｓとを用いた半導体装置（以下、装置Ｃという）について、それぞれの初期のビア抵抗を測定したところ、図２６に示すように、ビア抵抗値のばらつきは、装置Ａが最も小さく、装置Ａより装置Ｃが大きく、装置Ｃより装置Ｂが大きく、装置Ｂが最も大きくなった。すなわち、Ｔａバリア層とＴａＮバリア層を積層させたバリア層を用いた場合、配線としてＣｕＡｌ配線を用いると、Ｃｕ配線を用いた場合に比べてビア抵抗のばらつきが大きくなった。また、ＣｕＡｌ配線を用いた場合、バリア層としてＴａバリア層を用いると、Ｔａバリア層とＴａＮバリア層を積層させたバリア層を用いた場合よりもビア抵抗値のばらつきを小さくできることがわかった。
ここで、図２４の装置Ｂにおいては第１のＣｕＡｌ配線１２ｎがバリア層２４の下層であるＴａＮバリア層２４ｔに接触にしているのに対し、図２５の装置Ｃにおいては第１のＣｕＡｌ配線１２ｎがＴａバリア層２４ｓに接触している。
上記実験結果から、図２４の装置Ｂにおいてビア抵抗のばらつきが大きくなったのは、ＣｕＡｌ配線とＴａＮバリア層とが接触して、ＡｌＮなどの抵抗が金属（金属元素単体および合金を含む、以下同じ）に比べて高い物質が形成されたためと考えられる。なお、図２６の曲線Ａ、曲線Ｂおよび曲線Ｃは、それぞれ装置Ａ、装置Ｂおよび装置Ｃについての測定結果を示す。
そこで、本発明は、上記問題点を解決し、信頼性が高くかつ初期のビア抵抗値のばらつきが小さい半導体装置およびその製造方法を提供することを目的とする。
本発明の半導体装置の一実施形態は、第１の絶縁層内に形成されている第１の配線と、第１の絶縁層および第１の配線上に形成されている第２の絶縁層内に形成されている第２の配線とを有する半導体装置である。ここで、第１の配線および第２の配線の少なくともいずれかはＣｕＡｌ配線である。また、第２の配線は、そのビアプラグ部で、複数のバリア層を介在して、第１の配線に電気的に接続している。また、バリア層において、ＣｕＡｌ配線と接触するＣｕＡｌ接触バリア層は、窒素原子含有量が１０原子％未満である。
また、本発明の半導体装置の製造方法の一の実施形態は、第１の絶縁層内に形成された第１の配線を準備する工程と、第１の絶縁層および第１の配線上に第２の絶縁層を形成する工程と、第２の絶縁層内に配線用溝および第１の配線に達するビアホールを形成する工程と、配線用溝およびビアホール内に複数のバリア層を形成する工程と、バリア層上に第２の配線を形成する工程とを含む。ここで、第１の配線および第２の配線の少なくともいずれかはＣｕＡｌ合金で形成され、バリア層において、ＣｕＡｌ合金で形成されたＣｕＡｌ配線と接触するＣｕＡｌ接触バリア層は、窒素原子含有量が１０原子％未満である。
本発明の上記の実施形態によれば、信頼性が高くかつ初期のビア抵抗値のばらつきが小さい半導体装置およびその製造方法を提供することができる。
（実施形態１）
本発明にかかる半導体装置の一実施形態は、図１を参照して、第１の絶縁層１０内に形成されている第１の配線１２と、第１の絶縁層１０および第１の配線１２上に形成されている第２の絶縁層２０内に形成されている第２の配線２２とを有する半導体装置である。ここで、第１の配線１２および第２の配線２２の少なくともいずれかはＣｕＡｌ合金で形成されているＣｕＡｌ配線である。また、第２の配線２２は、そのビアプラグ部２２ｖで、複数のバリア層２４を介在して、第１の配線１２に電気的に接続している。また、複数のバリア層２４において、ＣｕＡｌ配線と接触するＣｕＡｌ接触バリア層は、窒素原子含有量が１０原子％未満、好ましくは１原子％未満である。ここで、バリア層２４ｓは、配線間の電気抵抗を低減する観点から、金属原子を主として含み、具体的には金属原子含有量が９０原子％以上であることが好ましい。
本実施形態においては、ＣｕＡｌ配線と接触するＣｕＡｌ接触バリア層は窒素原子の含有量が１０原子％未満と少ないため、配線とバリア層との間にＡｌＮなどの高抵抗物質が形成されることが抑制され、初期のビア抵抗のばらつきが小さい。かかる観点から、ＣｕＡｌ接触バリア層は、窒素原子の含有量が１原子％未満であることが好ましい。本実施形態においては、ＣｕＡｌ接触バリア層として、窒素原子含有量が１原子％未満のＴａバリア層を用いている。ここで、バリア層の窒素原子含有量は、蛍光Ｘ線分析法などにより測定することができる。また、本実施形態においては、信頼性を高める観点から、第１の配線および第２の配線が、いずれもＣｕＡｌ配線であることが好ましい。
また、上記の複数のバリア層のうち少なくとも一つは、窒素原子含有量が１０原子％以上であることが好ましい。窒素原子を１０原子％以上含有するバリア層はバリア性が高く、半導体装置の信頼性を高めることができる。このため、同じバリア性を確保するために、窒素原子含有量が１０原子％以上であるバリア層を含まない複数のバリア層に比べて、窒素原子含有量が１０原子％以上であるバリア層を少なくとも一つ含む複数のバリア層は、その複数のバリア層の全体の厚さをより低減することができるため、配線間の抵抗をより低減することができる。
以下、本実施形態の半導体装置について、図１を参照して、具体的に説明する。本実施形態の半導体装置は、半導体素子１１０を含む基体１００を有する。半導体素子１１０は、たとえば、ＭＯＳ ＦＥＴ（金属酸化物半導体電界効果トランジスタ、以下同じ）で構成されている。ＭＯＳ ＦＥＴは、１対のソース／ドレイン領域１１４とゲート絶縁層１１６とゲート電極層１１２とを有している。１対のソース／ドレイン領域１１４は半導体基板１０１の表面およびその近傍に互いに間隔をおいて形成されている。ゲート電極層１１２は、１対のソース／ドレイン領域１１４に挟まれる半導体基板の領域上にゲート絶縁層１１６を介在して形成されている。なお、ゲート絶縁層１１６は、底面絶縁層１１６ａおよび側面絶縁層１１６ｂから構成されている。また、１対のソース／ドレイン領域１１４の表面およびゲート電極層１１２の表面の各々には、ニッケルシリサイド層１１４ｅ，１１２ｅが形成されている。また、半導体基板１０１の表面およびその近傍には、各半導体素子１１０を絶縁するための素子分離絶縁層１２０が形成されている。また、半導体基板１０１および半導体素子１１０上には層間絶縁層１０２が形成されている。また、層間絶縁層１０２内にはゲート電極層１１２と以下に説明する第１の配線１２とを電気的に接続するためのタングステンプラグ１３０（以下、Ｗプラグ１３０という）が形成され、Ｗプラグ１３０の表面にはＴｉ／ＴｉＮバリア層１３２が形成されている。
上記基体１００上には、第１の絶縁層１０が形成されており、第１の絶縁層１０内には第１の配線１２が形成されている。第１の配線１２は、ＣｕＡｌ合金で形成されているＣｕＡｌ配線である。なお、第１の絶縁層１０と第１の配線１２との間に、第１の絶縁層１０側から順にＴａバリア層１４ｓ、ＴａＮバリア層１４ｔおよびＴａバリア層１４ｓの複数のバリア層１４が形成されている。
第１の絶縁層１０および第１の配線１２上には、ライナー層１６を介在して、第２の絶縁層２０が形成されている。この第２の絶縁層２０内に第２の配線２２が形成されている。この第２の配線２２は、第１の配線１２と同様に、ＣｕＡｌ合金で形成されているＣｕＡｌ配線である。第２の配線２２は、そのビアプラグ部２２ｖで、複数のバリア層２４を介在して、第１の配線１２と電気的に接続している。すなわち、第２配線２２のビアプラグ部２２ｖの直下の領域のライナー層１６が除去されて、第１の配線１２と第２の配線２２との電気的な接続が確保されている。また、第１の配線１２と第２の配線２２との電気的接続を確保するために、複数のバリア層２４は、金属などの導電性材料で形成されている。
複数のバリア層２４として、第１の配線１２および第２の絶縁層２０と第２の配線２２との間に、第１の配線１２および第２の絶縁層２０側から順にＴａバリア層２４ｓ、ＴａＮバリア層２４ｔおよびＴａバリア層２４ｓが形成されている。ここで、ＣｕＡｌ配線である第１の配線１２と接触するＣｕＡｌ接触バリア層である第１のバリア層２４ｐ（Ｔａバリア層２４ｓ）、および、ＣｕＡｌ配線である第２の配線２２と接触するＣｕＡｌ接触バリア層である第２のバリア層２４ｑ（Ｔａバリア層２４ｓ）は、いずれも窒素原子含有量が１原子％未満と少ない。したがって、第１の配線１２と第１のバリア層２４ｐ、および、第２の配線２２と第２のバリア層２４ｑとの間にＡｌＮなどの高抵抗物質が形成されることが抑制されるため、ビア抵抗のばらつきが小さい。
以下、本実施形態の半導体装置の製造方法について、図１から図６までを参照して、具体的に説明する。なお、図３から図６までにおいては、簡便化のため、基体１００の図２の破線Ｌより下側の部分の記載を省略した。
まず、図２を参照して、半導体素子１１０を含む基体１００上に形成された第１の絶縁層１０内に形成された第１の配線１２を準備する（第１の配線の準備工程）。ここで、第１の配線１２はＣｕＡｌ配線、複数のバリア層１４は、第１の絶縁層１０側から順に、Ｔａバリア層１４ｓ、ＴａＮバリア層１４ｔおよびＴａバリア層１４ｓである。
次に、図３を参照して、上記第１の配線の準備工程において準備されたウエハの第１の絶縁層１０および第１の配線１２上に、ＣＶＤ（化学気相堆積）法によりライナー層１６としてＳｉＣＮ層を形成した後、ＣＶＤ法により第２の絶縁層２０としてＳｉＯ2層を形成し、ドライエッチングにより第２の絶縁層２０内に配線用溝２０ｇおよび第１の配線１２に達するビアホール２０ｈを形成する（配線溝およびビアホールの形成工程）。
次に、図４を参照して、配線用溝２０ｇおよびビアホール２０ｈが形成された第２の絶縁層２０上に、ＰＶＤ（物理気相堆積）法により、複数のバリア層２４としてＴａバリア層２４ｓ、ＴａＮバリア層２４ｔおよびＴａバリア層２４ｓを順に形成し、ＣｕＡｌ合金でシード層２６を形成する（バリア層の形成工程）。
次に、図５を参照して、めっき法により第２の絶縁層２０上に配線用溝２０ｇおよびビアホール２０ｈを埋め込むようにＣｕ層２７を形成する（配線材料の埋め込み工程）。
次に、図６を参照して、熱処理によりＣｕＡｌ合金のシード層２６中のＡｌ原子をＣｕ層２７中に拡散させて、ＣｕＡｌ層２８を形成する（配線材料の処理工程）。
次に、図１を参照して、ＣＭＰ法により第２の絶縁層２０表面上のバリア層２４およびＣｕＡｌ層２８を除去して、配線用溝２０ｇおよびビアホール２０ｈに第２の配線２２を形成する（第２の配線の形成工程）。
こうして製造される半導体装置は、バリア層２４を３層として、ＣｕＡｌ配線である第１の配線１２および第２の配線２２にそれぞれ接触するＣｕＡｌ接触バリア層である第１のバリア層２４ｐおよび第２のバリア層２４ｑが、それぞれ窒素原子含有量が１原子％未満のＴａバリア層２４ｓであることから、配線とバリア層との間にＡｌＮなどの高抵抗物質が形成されることが抑制されるため、ビア抵抗のばらつきが小さい。
本実施形態においては、バリア層を３層としたが、ＣｕＡｌ配線である第１の配線１２および第２の配線２２にそれぞれ接触する第１のバリア層２４ｐおよび第２のバリア層２４ｑが窒素原子含有量１０原子％未満のバリア層であれば、バリア層の層の数に制限はない。また、上記観点から、第１のバリア層２４ｐおよび第２のバリア層２４ｑは、窒素原子の含有量が１原子％未満であることが好ましい。
なお、第１の配線および第２の配線はいずれもＣｕＡｌ配線である場合を中心に本実施形態を説明したが、本実施形態は、第１配線および第２の配線の少なくともいずれかがＣｕＡｌ配線であれば、第２配線または第１配線のいずれかがＣｕ配線である場合にも適用できる。なお、第２配線または第１配線のいずれかがＣｕ配線である場合、Ｃｕ配線と接触するバリア層については、窒素原子が含まれていてもよい。また、絶縁層内にＣｕ配線を形成する場合は、上記製造工程において、配線材料処理工程が不要である。
また、本実施形態においては、バリア層としてＴａ層およびその合金層およびその化合物層を用いたが、バリア層は、Ｃｕ原子に対してバリア性を有するものであれば特に制限はなく、Ｔｉ層およびその合金層およびその化合物層、Ｗ層およびその合金層およびその化合物層、Ｒｕ層およびその合金層およびその化合物層などを用いることができる。また、本実施形態は、デュアルダマシン構造を例として説明したが、シングルダマシン構造にも適用できる。
（実施形態２）
本発明にかかる半導体装置の他の実施形態は、図７を参照して、第１の絶縁層１０内に形成されている第１の配線１２と、第１の絶縁層１０および第１の配線１２上に形成されている第２の絶縁層２０内に形成されている第２の配線２２とを有する半導体装置である。ここで、第１の配線１２および第２の配線２２の少なくともいずれかはＣｕＡｌ合金で形成されているＣｕＡｌ配線である。また、第２の配線２２は、そのビアプラグ部２２ｖで、複数のバリア層２４を介在して、第１の配線１２に電気的に接続している。また、複数のバリア層２４において、ＣｕＡｌ配線と接触するＣｕＡｌ接触バリア層は、窒素原子の含有量が１０原子％未満、好ましくは１原子％未満である。ここで、本実施形態の半導体装置は、第１の配線１２と接触する第１のバリア層２４ｐは、第２の配線２２のビアプラグ部２２ｖの直下に選択的に形成されている点に特徴がある。
本実施形態においては、ＣｕＡｌ配線と接触するＣｕＡｌ接触バリア層が窒素原子の含有量が１０原子％未満と少ないため、配線とバリア層との間にＡｌＮなどの高抵抗物質が形成されることが抑制され、初期のビア抵抗のばらつきが小さい。また、本実施形態においては、信頼性を高める観点から、第１の配線および第２の配線が、いずれもＣｕＡｌ配線であることが好ましい。
以下、本実施形態の半導体装置について、図７を参照して、具体的に説明する。本実施形態の半導体装置は、半導体素子１１０を含む基体１００を有する。かかる基体１００は、実施形態１と同様である。
上記基体１００上には、第１の絶縁層１０が形成されており、第１の絶縁層１０内には第１の配線１２が形成されている。第１の配線１２は、ＣｕＡｌ合金で形成されているＣｕＡｌ配線である。なお、第１の絶縁層１０と第１の配線１２との間に、第１の絶縁層側から順にＴａＮバリア層１４ｔおよびＴａバリア層１４ｓの複数のバリア層１４が形成されている。
第１の絶縁層１０および第１の配線１２上には、ライナー層１６を介在して、第２の絶縁層２０が形成されている。この第２の絶縁層２０内に第２の配線２２が形成されている。この第２の配線２２は、第１の配線１２と同様に、ＣｕＡｌ合金で形成されているＣｕＡｌ配線である。第２の配線２２は、そのビアプラグ部２０ｖで、複数のバリア層２４を介在して、第１の配線１２と電気的に接続している。すなわち、第２配線２２のビアプラグ部２０ｖの直下の領域のライナー層１６が除去され、第１のバリア層２４ｐであるタングステン層（以下、Ｗ層という）が選択的に形成されて、第１の配線１２と第２の配線との電気的な接続が確保されている。また、第１の配線１２と第２の配線との電気的接続を確保するために、複数のバリア層２４は、金属などの導電性材料で形成されている。
複数のバリア層２４として、第１の配線１２および第２の絶縁層２０と第２の配線２２との間に、第１の配線１２および第２の絶縁層２０側から順にＷ層（第１のバリア層２４ｐ）、ＴａＮバリア層２４ｔおよびＴａバリア層２４ｓが形成されている。ここで、ＣｕＡｌ配線である第１の配線１２と接触するＣｕＡｌ接触バリア層である第１のバリア層２４ｐ（Ｗ層）、および、ＣｕＡｌ配線である第２の配線２２と接触するＣｕＡｌ接触バリア層である第２のバリア層２４ｑ（Ｔａバリア層２４ｓ）は、いずれも窒素原子含有量が１原子％未満と少ない。したがって、第１の配線１２と第１のバリア層２４ｐ、および、第２の配線２２と第２のバリア層２４ｑとの間にＡｌＮなどの高抵抗物質が形成されることが抑制されるため、ビア抵抗のばらつきが小さい。
以下、本実施形態の半導体装置の製造方法について、図７から図１３までを参照して、具体的に説明する。なお、図９から図１３までにおいては、簡便化のため、基体１００の図８の破線Ｌより下側の部分の記載を省略した。
まず、図８を参照して、半導体素子１１０を含む基体１００上に形成された第１の絶縁層１０内に形成された第１の配線１２を準備する（第１の配線の準備工程）。ここで、第１の配線１２はＣｕＡｌ配線、複数のバリア層１４は、第１の絶縁層側から順に、ＴａＮバリア層１４ｔ、Ｔａバリア層１４ｓである。
次に、図９を参照して、上記第１の配線準備工程において準備されたウエハの第１の絶縁層１０および第１の配線１２上に、ＣＶＤ法によりライナー層１６としてＳｉＣＮ層を形成した後、ＣＶＤ法により第２の絶縁層２０としてＳｉＯ2層を形成し、ドライエッチングにより第２の絶縁層２０内に配線用溝２０ｇおよび第１の配線１２に達するビアホール２０ｈを形成する（配線溝およびビアホールの形成工程）。
次に、図１０を参照して、ビアホールホール２０ｈの底部に露出している第１の配線の直上に、第１のバリア層２４ｐとして、選択ＣＶＤ法によりＷ層を選択的に形成する（第１のバリア層の選択的形成工程）。
次に、図１１を参照して、配線用溝２０ｇおよびビアホール２０ｈが形成された第２の絶縁層２０および選択的に形成された第１のバリア層２４ｐ上に、ＰＶＤ法により、複数のバリア層２４としてＴａＮバリア層２４ｔおよびＴａバリア層２４ｓを順に形成し、ＣｕＡｌ合金でシード層２６を形成する（バリア層の形成工程）。
次に、図１２を参照して、めっき法により第２の絶縁層２０上に配線用溝２０ｇおよびビアホール２０ｈを埋め込むようにＣｕ層２７を形成する（配線材料の埋め込み工程）。
次に、図１３を参照して、熱処理によりＣｕＡｌ合金のシード層２６中のＡｌ原子をＣｕ層２７中に拡散させて、ＣｕＡｌ層２８を形成する（配線材料の処理工程）。
次に、図７を参照して、ＣＭＰ法により第２の絶縁層２０表面上のバリア層２４およびＣｕＡｌ層２８を除去して、配線用溝２０ｇおよびビアホール２０ｈに第２の配線２２を形成した（第２の配線の形成工程）。
こうして製造される半導体装置は、ＣｕＡｌ配線である第１の配線１２および第２の配線２２にそれぞれ接触する第１のバリア層２４ｐ（Ｗ層）および第２のバリア層２４ｑ（Ｔａバリア層２４ｓ）は、窒素原子含有量が１０原子％未満と少ないことから、配線とバリア層との間にＡｌＮなどの高抵抗物質が形成されることが抑制されるため、ビア抵抗のばらつきが小さい。
また、本実施形態の半導体装置においては、窒素原子含有量が１原子％未満の第１のバリア層２４ｐは第２の配線２２のビアプラグ部２２ｖの直下にのみ形成されていれば足り、配線の電気的接続部以外の部分まで形成されている必要はない。このため、配線の電気的接続部以外の部分のバリア層の構造を簡略化することができる。
本実施形態においては、第２の配線２２のビアプラグ部２２ｖの直下の第１のバリア層２４ｐの選択的形成は、選択ＣＶＤ法によりＷ層を選択的に形成することにより行なったが、窒素原子含有量が１０原子％未満のバリア層を選択的に形成するものであれば特に制限はなく、無電解めっき法によりコバルトを主成分とするメタル層（たとえば、ＣｏＷ層、ＣｏＷＰ層、ＣｏＷＢ層、ＣｏＷＰＢ層など）を選択的に形成することにより行なってもよい。
本実施形態においては、バリア層を配線の電気的接続部で３層それ以外の部分で２層としたが、ＣｕＡｌ配線である第１の配線１２および第２の配線２２にそれぞれ接触する第１のバリア層２４ｐおよび第２のバリア層２４ｑとして窒素原子含有量１０原子％未満のバリア層であれば、バリア層の層の数に制限はない。また、上記観点から、第１のバリア層２４ｐおよび第２のバリア層２４ｑは、窒素原子の含有量が１原子％未満であることが好ましい。また、実施形態１と同様に、上記の複数のバリア層のうち少なくとも一つは、窒素原子含有量が１０原子％以上であることが好ましい。
なお、第１の配線および第２の配線はいずれもＣｕＡｌ配線である場合を中心に本実施形態を説明したが、本実施形態は、第１配線および第２の配線の少なくともいずれかがＣｕＡｌ配線であれば、第２配線または第１配線のいずれかがＣｕ配線である場合にも適用できる。なお、第２配線または第１配線のいずれかがＣｕ配線である場合、Ｃｕ配線と接触するバリア層については、窒素原子が含まれていてもよい。また、絶縁層内にＣｕを形成する場合は、上記製造工程において、配線材料の処理工程が不要である。
また、本実施形態においては、バリア層としてＴａ層およびその合金層およびその化合物層を用いたが、バリア層は、Ｃｕ原子に対してバリア性を有するものであれば特に制限はなく、Ｔｉ層およびその合金層およびその化合物層、Ｗ層およびその合金層およびその化合物層、Ｒｕ層およびその合金層およびその化合物層などを用いることができる。また、本実施形態は、デュアルダマシン構造を例として説明したが、シングルダマシン構造にも適用できる。
（実施形態３）
本発明にかかる半導体装置のさらに他の実施形態は、図１４を参照して、第１の絶縁層１０内に形成されている第１の配線１２と、第１の絶縁層１０および第１の配線１２上に形成されている第２の絶縁層２０内に形成されている第２の配線２２とを有する半導体装置である。ここで、第１の配線１２および第２の配線２２の少なくともいずれかはＣｕＡｌ合金で形成されているＣｕＡｌ配線である。また、第２の配線２２は、そのビアプラグ部２２ｖで、金属で形成されている複数のバリア層２４を介在して、第１の配線１２に電気的に接続している。また、複数のバリア層２４において、ＣｕＡｌ配線と接触するＣｕＡｌ接触バリア層は、窒素原子含有量が１０原子％未満、好ましくは１原子％未満である。ここで、本実施形態の半導体装置は、第１の配線１２と接触する第１のバリア層２４ｐは、第１の配線１２の直上に選択的に形成されている点に特徴がある。
本実施形態においては、ＣｕＡｌ配線と接触するＣｕＡｌ接触バリア層は窒素原子含有量が１０原子％未満と少ないため、配線とバリア層との間にＡｌＮなどの高抵抗物質が形成されることが抑制され、初期のビア抵抗のばらつきが小さい。また、本実施形態においては、信頼性を高める観点から、第１の配線および第２の配線が、いずれもＣｕＡｌ配線であることが好ましい。
以下、本実施形態の半導体装置について、図１４を参照して、具体的に説明する。本実施形態の半導体装置は、半導体素子１１０を含む基体１００を有する。かかる基体１００は、実施形態１と同様である。
上記基体１００上には、第１の絶縁層１０が形成されており、第１の絶縁層１０内には第１の配線１２が形成されている。第１の配線１２は、ＣｕＡｌ合金で形成されているＣｕＡｌ配線である。なお、第１の絶縁層１０と第１の配線１２との間に、第１の絶縁層側から順にＴａＮバリア層１４ｔおよびＴａバリア層１４ｓの複数のバリア層１４が形成されている。第１の配線１２の直上には、第１のバリア層２４としてコバルト（Ｃｏ）を主成分とするメタルキャップ層（以下、Ｃｏメタルキャップ層という）が形成されている。
また、第１のバリア層２４ｐおよび第１の絶縁層１０上に、第２の絶縁層２０が形成されている。この第２の絶縁層２０内に第２の配線２２が形成されている。この第２の配線２２は、第１の配線１２と同様に、ＣｕＡｌ合金で形成されているＣｕＡｌ配線である。第２の配線２２は、そのビアプラグ部２２ｖで、複数のバリア層２４、すなわちメタルキャップ層（第１のバリア層２４ｐ）および他のバリア層２４を介在して、第１の配線１２と電気的に接続している。また、第１の配線１２と第２の配線２２との電気的接続を確保するために、複数のバリア層２４は、金属などの導電性材料で形成されている。
複数のバリア層２４として、第１の配線１２および第２の絶縁層２０と第２の配線２２との間に、第１の配線１２および第２の絶縁層２０側から順にＣｏメタルキャップ層（第１のバリア層２４ｐ）、ＴａＮバリア層２４ｔおよびＴａバリア層２４ｓが形成されている。ここで、ＣｕＡｌ配線である第１の配線１２と接触するＣｕＡｌ接触バリア層である第１のバリア層２４ｐ（Ｃｏメタルキャップ層）、および、ＣｕＡｌ配線である第２の配線２２と接触するＣｕＡｌ接触バリア層である第２のバリア層２４ｑ（Ｔａバリア層２４ｓ）は、いずれも窒素原子含有量が１原子％未満と少ない。したがって、第１の配線１２と第１のバリア層２４ｐ、および、第２の配線２２と第２のバリア層２４ｑとの間にＡｌＮなどの高抵抗物質が形成されることが抑制されるため、ビア抵抗のばらつきが小さい。
以下、本実施形態の半導体装置の製造方法について、図１４から図２０までを参照して、具体的に説明する。なお、図１６から図２０までにおいては、簡便化のため、基体１００の図１５の破線Ｌより下側の部分の記載を省略した。
まず、図１５を参照して、半導体素子１１０を含む基体１００上に形成された第１の絶縁層１０内に形成された第１の配線１２を準備する（第１の配線の準備工程）。ここで、第１の配線１２はＣｕＡｌ配線、複数のバリア層１４は、第１の絶縁層１０側から順に、ＴａＮバリア層１４ｔ、Ｔａバリア層１４ｓである。
次に、図１６を参照して、上記第１の配線の準備工程において準備されたウエハの第１の配線１２上に、メタルキャップ層（第１のバリア層２４ｐ）として無電解めっき法によりＣｏを主成分とするメタルキャップ層を選択的に形成する（メタルキャップ層（第１のバリア層）の選択的形成工程）。
次に、図１７を参照して、Ｃｏメタルキャップ層（第１のバリア層２４ｐ）および第１の絶縁層１０上に、ＣＶＤ法により第２の絶縁層２０としてＳｉＯ2層を形成し、ドライエッチングにより第２の絶縁層２０内に配線用溝２０ｇおよび第１のバリア層２４ｐに達するビアホール２０ｈを形成する（配線溝およびビアホールの形成工程）。
次に、図１８を参照して、配線用溝２０ｇおよびビアホール２０ｈが形成された第２の絶縁層２０およびＣｏメタルキャップ層（第１のバリア層２４ｐ）上に、ＰＶＤ法により、複数のバリア層２４としてＴａＮバリア層２４ｔおよびＴａバリア層２４ｓを順に形成し、ＣｕＡｌ合金でシード層２６を形成する（バリア層の形成工程）。
次に、図１９を参照して、めっき法により第２の絶縁層２０上に配線用溝２０ｇおよびビアホール２０ｈを埋め込むようにＣｕ層２７を形成する（配線材料の埋め込み工程）。
次に、図２０を参照して、熱処理によりＣｕＡｌ合金のシード層２６中のＡｌ原子をＣｕ層２７中に拡散させて、ＣｕＡｌ層２８を形成する（配線材料の処理工程）。
次に、図１４を参照して、ＣＭＰ法により第２の絶縁層２０表面上のバリア層２４およびＣｕＡｌ層２８を除去して、配線用溝２０ｇおよびビアホール２０ｈに第２の配線２２を形成する（第２の配線の形成工程）。
こうして製造される半導体装置は、ＣｕＡｌ配線である第１の配線１２および第２の配線２２にそれぞれ接触する第１のバリア層２４ｐ（Ｃｏメタルキャップ層）および第２のバリア層２４ｑ（Ｔａバリア層２４ｓ）は、いずれも窒素原子含有量が１原子％未満と小さいことから、配線とバリア層との間にＡｌＮなどの高抵抗物質が形成されることが抑制されるため、ビア抵抗のばらつきが小さい。
また、本実施形態の半導体装置においては、窒素原子含有量が１原子％未満のＣｏメタルキャップ層（第１のバリア層２４ｐ）は第１の配線１２の直上にのみ形成されていれば足り、バリア層の構造を簡略化することができる。また、本実施形態においては、実施形態１および２において設けられたライナー層が不要となり、層構造を簡略化することができる。
また、本実施形態の半導体装置は、第１のバリア層２４ｐが第１の配線１２の直上全体を覆うメタルキャップ層となっているため、配線の上表面を経路とする金属原子の拡散を抑制する効果が高く、半導体装置の信頼性がより向上する。
本実施形態においては、第１の配線１２の直上のメタルキャップ層（第１のバリア層２４ｐ）の選択的形成は、無電解めっき法によりＣｏを主成分とするメタル層（たとえば、ＣｏＷ層、ＣｏＷＰ層、ＣｏＷＢ層、ＣｏＷＰＢ層を選択的に形成することにより行なったが、窒素原子含有量が１０原子％未満と小さいバリア層を選択的に形成するものであれば特に制限はなく、選択ＣＶＤ法によりＷ層を選択的に形成することにより行なってもよい。
本実施形態においては、バリア層を配線の電気的接続部で３層、それ以外の部分で２層としたが、ＣｕＡｌ配線である第１の配線１２および第２の配線２２にそれぞれ接触するメタルキャップ層（第１のバリア層２４ｐ）および第２のバリア層２４ｑが、窒素原子含有量が１０原子％未満と小さいバリア層であれば、バリア層２４の層の数に制限はない。また、本実施形態においては、実施形態１と同様に、複数のバリア層２４のうち少なくとも一つは、窒素原子含有量が１０原子％以上であることが好ましい。
なお、第１の配線および第２の配線はいずれもＣｕＡｌ配線である場合を中心に本実施形態を説明したが、本実施形態は、第１配線および第２の配線の少なくともいずれかがＣｕＡｌ配線であれば、第２配線または第１配線のいずれかがＣｕ配線である場合にも適用できる。なお、第２配線または第１配線のいずれかがＣｕ配線である場合、Ｃｕ配線と接触するバリア層については、窒素原子が含まれていてもよい。また、絶縁層内にＣｕを形成する場合は、上記製造工程において、配線材料の処理工程が不要である。
また、本実施形態においては、バリア層としてＴａ層およびその合金層およびその化合物層を用いたが、バリア層は、Ｃｕ原子に対してバリア性を有するものであれば特に制限はなく、Ｔｉ層およびその合金層およびその化合部層、Ｗ層およびその合金層およびその化合物層、Ｒｕ層およびその合金層およびその化合物層を用いることができる。また、本実施形態は、デュアルダマシン構造を例として説明したが、シングルダマシン構造にも適用できる。
（実施形態４）
本発明にかかる半導体装置のさらに他の実施形態は、図２１を参照して、配線が３層以上積層された多層配線構造を有する。ここで、多層配線構造は、実施形態１〜３の第１の配線および第２の配線を含む。また、多層配線構造において、ＣｕＡｌ配線およびＣｕ配線が混在していてもよい。すなわち、配線幅が小さく信頼性確保が厳しい層にはＣｕＡｌ配線が好ましく用いられ、配線幅が大きくＣｕＡｌ合金配線を用いなくても十分に信頼性の確保が可能な層にはより抵抗の低いＣｕ配線が好ましく用いられる。
たとえば、本実施形態の半導体装置は、４層の配線構造を有する。この４層の配線構造は、第１層２０１の絶縁層２１０およびＣｕ配線２１２ｍ、第２層２０２の絶縁層２２０およびＣｕＡｌ配線２２２ｎ、第３層２０３の絶縁層２３０およびＣｕＡｌ配線２３２ｎ、ならびに第４層２０４の絶縁層２４０およびＣｕ配線２４２ｍを有する。
ここで、第１層２０１の配線と第２層２０２の配線、第２層２０２の配線と第３層２０３の配線および第３層２０３の配線と第４層２０４の配線が、それぞれ実施形態１〜３のいずれかの第１の配線１２と第２の配線２２との関係にある。すなわち、第１層のＣｕ配線２１２ｍ（第１の配線）と第２層のＣｕＡｌ配線２２２ｎ（第２の配線）とは、Ｃｏメタルキャップ層（第１のバリア層２２４ｐ）、ＴａＮバリア層２２４ｔおよびＴａバリア層２２４ｓ（第２のバリア層２２４ｑ）を介在して電気的に接続している。また、第２層のＣｕＡｌ配線２２２ｎ（第１の配線）と第３層のＣｕＡｌ配線２３２ｎ（第２の配線）とは、Ｃｏメタルキャップ層（第１のバリア層２３４ｐ）、ＴａＮバリア層２３４ｔおよびＴａバリア層２３４ｓ（第２のバリア層２３４ｑ）を介在して電気的に接続している。
本実施形態においては、第１層および第４層にＣｕ配線が、第２層および第３層にＣｕＡｌ配線が用いられているが、ＣｕＡｌ配線が用いられている限り、ＣｕＡｌ配線およびＣｕ配線がどの層に用いられていてもよい。
（実施形態５）
本発明にかかる半導体装置のさらに他の実施形態は、図２２を参照して、配線が３層以上積層された多層配線構造を有する。ここで、多層配線層は、下層配線層３０１と上層配線層３０２とを含み、下層配線層３０１中の配線はＣｕＡｌ配線２１２ｎ，２２２ｎであり、上層配線層３０２中の配線はＣｕ配線２３２ｍである。半導体装置において、下層配線層においては配線幅が小さく信頼性確保が厳しいためＣｕＡｌ配線が好ましく用いられ、上層配線層においては低抵抗化のためＣｕ配線が好ましく用いられる。
たとえば、本実施形態の半導体装置は、３層の配線構造を有する。この３層の配線構造は、第１層２０１の絶縁層２１０およびＣｕＡｌ配線２１２ｎ、第２層２０２の絶縁層２２０およびＣｕＡｌ配線２２２ｎならびに第３層２０３の絶縁層２３０およびＣｕ配線２３２ｍを有する。
ここで、第１層２０１の配線と第２層２０２の配線および第２層２０２の配線と第３層２０３の配線の配線が、それぞれ実施形態１〜３のいずれかの第１の配線１２と第２の配線２２との関係にある。すなわち、第１層のＣｕＡｌ配線２１２ｎ（第１の配線）と第２層のＣｕＡｌ配線２２２ｎ（第２の配線）とは、Ｃｏメタルキャップ層（第１のバリア層２２４ｐ）、ＴａＮバリア層２２４ｔおよびＴａバリア層２２４ｓ（第２のバリア層２２４ｑ）を介在して電気的に接続している。また、第２層のＣｕＡｌ配線２２２ｎ（第１の配線）と第３層のＣｕ配線２３２ｍ（第２の配線）とは、Ｃｏメタルキャップ層（第１のバリア層２３４ｐ）、ＴａＮバリア層２３４ｔおよびＴａバリア層２３４ｓ（第２のバリア層２３４ｑ）を介在して電気的に接続している。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。
本発明にかかる半導体装置の一実施形態を示す概略断面図である。 図１の半導体装置の製造方法における第１の配線の準備工程を示す概略断面図である。 図２に続く配線溝およびビアホールの形成工程を示す概略断面図である。 図３に続くバリア層の形成工程を示す概略断面図である。 図４に続く配線材料の埋め込み工程を示す概略断面図である。 図５に続く配線材料の処理工程を示す概略断面図である。 本発明にかかる半導体装置の他の実施形態を示す概略断面図である。 図７の半導体装置の製造方法における第１の配線の準備工程を示す概略断面図である。 図８に続く配線溝およびビアホールの形成工程を示す概略断面図である。 図９に続く第１のバリア層の選択的形成工程を示す概略断面図である。 図１０に続くバリア層の形成工程を示す概略断面図である。 図１１に続く配線材料の埋め込み工程を示す概略断面図である。 図１２に続く配線材料の処理工程を示す概略断面図である。 本発明にかかる半導体装置のさらに他の実施形態を示す概略断面図である。 図１４の半導体装置の製造方法における第１の配線の準備工程を示す概略断面図である。 図１５に続く第１のバリア層の選択的形成工程を示す概略断面図である。 図１６に続く配線溝およびビアホールの形成工程を示す概略断面図である。 図１７に続くバリア層の形成工程を示す概略断面図である。 図１８に続く配線材料の埋め込み工程を示す概略断面図である。 図１９に続く配線材料の処理工程を示す概略断面図である。 本発明にかかる半導体装置のさらに他の実施形態を示す概略断面図である。 本発明にかかる半導体装置のさらに他の実施形態を示す概略断面図である。 半導体装置の一例を示す概略断面図である。 半導体装置の他の例を示す概略断面図である。 半導体装置のさらに他の例を示す概略断面図である。 半導体装置のビア抵抗の累積度数分布を示すグラフである。
符号の説明
１０，２０，２１０，２２０，２３０，２４０，２５０ 絶縁層、１２，２２ 配線、１２ｍ，２２ｍ，２１２ｍ，２３２ｍ，２４２ｍ Ｃｕ配線、１２ｎ，２２ｎ，２１２ｎ，２２２ｎ，２３２ｎ ＣｕＡｌ配線、１４，１４ｐ，２４，２４ｐ，２４ｑ，３４ｐ，２１４，２２４，２２４ｐ，２２４ｑ，２３４，２３４ｐ，２３４ｑ，２４４，２４４ｐ，２４４ｑ，２５４ｐ バリア層、１４ｓ，２４ｓ，２１４ｓ，２２４ｓ，２３４ｓ，２４４ｓ Ｔａバリア層、１４ｔ，２４ｔ，２１４ｔ，２２４ｔ，２３４ｔ，２４４ｔ ＴａＮバリア層、１６ ライナー層、２０ｇ 配線溝、２０ｈ ビアホール、２２ｖ ビアプラグ部、１００ 基体、２６ シード層、２７ Ｃｕ層、２８ ＣｕＡｌ層、１０１ 半導体基板、１０２ 層間絶縁層、１１０ 半導体素子、１１２ ゲート電極層、１１２ｅ，１１４ｅ ニッケルシリサイド層、１１４ ソース／ドレイン領域、１１６ ゲート絶縁層、１１６ａ 底面絶縁層、１１６ｂ 側面絶縁層、１２０ 素子分離絶縁層、１３０ Ｗプラグ、１３２ Ｔｉ／ＴｉＮバリア層、２０１ 第１層、２０２ 第２層、２０３ 第３層、２０４ 第４層、３０１ 下層配線層、３０２ 上層配線層。

Claims (9)

  1. 第１の絶縁層内に形成されている第１の配線と、前記第１の絶縁層および前記第１の配線上に形成されている第２の絶縁層内に形成されている第２の配線とを有し、
    前記第１の配線および前記第２の配線の少なくともいずれかはＣｕＡｌ配線であって、
    前記第２の配線は、そのビアプラグ部で、複数のバリア層を介在して、前記第１の配線に電気的に接続しており、
    前記バリア層において、前記ＣｕＡｌ配線と接触するＣｕＡｌ接触バリア層は、窒素原子含有量が１０原子％未満である半導体装置。
  2. 前記第１の配線と接触する第１のバリア層は、前記第２の配線のビアプラグ部の直下に選択的に形成されている請求項１に記載の半導体装置。
  3. 前記第１の配線と接触する第１のバリア層は、前記第１の配線の直上に選択的に形成されている請求項１に記載の半導体装置。
  4. 配線が３層以上積層された多層配線構造を有し、前記多層配線構造は前記第１の配線および前記第２の配線を有する請求項１に記載の半導体装置。
  5. 前記多層配線構造は、下層配線層と上層配線層とを含み、前記下層配線層中の配線はＣｕＡｌ配線であり、前記上層配線層中の配線はＣｕ配線である請求項４に記載の半導体装置。
  6. 前記バリア層のうち少なくとも一つは、窒素原子含有量が１０原子％以上である請求項１に記載の半導体装置。
  7. 第１の絶縁層内に形成された第１の配線を準備する工程と、
    前記第１の絶縁層および前記第１の配線上に第２の絶縁層を形成する工程と、
    前記第２の絶縁層内に配線用溝および前記第１の配線に達するビアホールを形成する工程と、
    前記配線用溝および前記ビアホール内に複数のバリア層を形成する工程と、
    前記バリア層上に第２の配線を形成する工程とを含み、
    前記第１の配線および前記第２の配線の少なくともいずれかはＣｕＡｌ合金で形成され、
    前記バリア層において、前記ＣｕＡｌ合金で形成されたＣｕＡｌ配線と接触するＣｕＡｌ接触バリア層は、窒素原子含有量が１０原子％未満である半導体装置の製造方法。
  8. 複数の前記バリア層を形成する工程において、前記第１の配線と接触する第１のバリア層を前記ビアホールの底面の直上に選択的に形成する請求項７に記載の半導体装置の製造方法。
  9. 第１の絶縁層内に形成された第１の配線を準備する工程と、
    前記第１の配線の直上に第１のバリア層を選択的に形成する工程と、
    前記第１の絶縁層および前記第１のバリア層上に第２の絶縁層を形成する工程と、
    前記第２の絶縁層内に配線用溝および前記第１のバリア層に達するビアホールを形成する工程と、
    前記配線用溝および前記ビアホール内に１以上の他のバリア層を形成する工程と、
    前記他のバリア層上に第２の配線を形成する工程とを含み、
    前記第１の配線および前記第２の配線の少なくともいずれかはＣｕＡｌ合金で形成され、
    前記ＣｕＡｌ合金で形成されたＣｕＡｌ配線と接触するＣｕＡｌ接触バリア層は、窒素原子含有量が１０原子％未満である半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8492808B2 (en) 2010-08-19 2013-07-23 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
JP2013530519A (ja) * 2010-05-04 2013-07-25 インターナショナル・ビジネス・マシーンズ・コーポレーション デバイスを形成する方法およびデバイス
KR20180063554A (ko) * 2016-12-02 2018-06-12 삼성전자주식회사 반도체 장치
JP2021111756A (ja) * 2020-01-15 2021-08-02 株式会社アルバック 金属配線の形成方法及び金属配線構造体
JP7449790B2 (ja) 2020-06-24 2024-03-14 株式会社アルバック 金属配線の形成方法及び金属配線の構造体

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140138837A1 (en) * 2012-11-20 2014-05-22 Stmicroelectronics, Inc. Sandwiched diffusion barrier and metal liner for an interconnect structure
US9293412B2 (en) * 2012-12-17 2016-03-22 International Business Machines Corporation Graphene and metal interconnects with reduced contact resistance
KR102634781B1 (ko) 2017-01-18 2024-02-13 삼성전자주식회사 자기 메모리 장치
KR102450580B1 (ko) * 2017-12-22 2022-10-07 삼성전자주식회사 금속 배선 하부의 절연층 구조를 갖는 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004146516A (ja) * 2002-10-23 2004-05-20 Tokyo Electron Ltd 成膜方法
JP2004253781A (ja) * 2003-01-31 2004-09-09 Nec Electronics Corp 半導体装置およびその製造方法
JP2007042662A (ja) * 2003-10-20 2007-02-15 Renesas Technology Corp 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346745B1 (en) * 1998-12-04 2002-02-12 Advanced Micro Devices, Inc. Cu-A1 combined interconnect system
JP3643533B2 (ja) * 2000-12-27 2005-04-27 株式会社東芝 半導体装置およびその製造方法
US6737747B2 (en) * 2002-01-15 2004-05-18 International Business Machines Corporation Advanced BEOL interconnect structures with low-k PE CVD cap layer and method thereof
US20040183202A1 (en) * 2003-01-31 2004-09-23 Nec Electronics Corporation Semiconductor device having copper damascene interconnection and fabricating method thereof
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7215006B2 (en) * 2005-10-07 2007-05-08 International Business Machines Corporation Plating seed layer including an oxygen/nitrogen transition region for barrier enhancement

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004146516A (ja) * 2002-10-23 2004-05-20 Tokyo Electron Ltd 成膜方法
JP2004253781A (ja) * 2003-01-31 2004-09-09 Nec Electronics Corp 半導体装置およびその製造方法
JP2007042662A (ja) * 2003-10-20 2007-02-15 Renesas Technology Corp 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013530519A (ja) * 2010-05-04 2013-07-25 インターナショナル・ビジネス・マシーンズ・コーポレーション デバイスを形成する方法およびデバイス
US8492808B2 (en) 2010-08-19 2013-07-23 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
KR20180063554A (ko) * 2016-12-02 2018-06-12 삼성전자주식회사 반도체 장치
KR102624631B1 (ko) 2016-12-02 2024-01-12 삼성전자주식회사 반도체 장치
JP2021111756A (ja) * 2020-01-15 2021-08-02 株式会社アルバック 金属配線の形成方法及び金属配線構造体
JP7343407B2 (ja) 2020-01-15 2023-09-12 株式会社アルバック 金属配線の形成方法及び金属配線構造体
JP7449790B2 (ja) 2020-06-24 2024-03-14 株式会社アルバック 金属配線の形成方法及び金属配線の構造体

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