JP2005209975A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 電気的特性および信頼性に優れた半導体装置およびその製造方法を提供する。
【解決手段】 下層配線１の上に、第１の絶縁膜２および第２の絶縁膜３を形成する。第２の絶縁膜３は、第１の絶縁膜２とのエッチング選択比が大きく且つ多孔質の低誘電率材料からなる膜である。次に、第２の絶縁膜３の表面をＣＭＰ法により研磨する。これにより、空孔密度の大きい第２の絶縁膜の上側部分を除去することができるので、後に形成する第３の絶縁膜との密着力を向上させて、これらの膜の界面に剥離が発生するのを防ぐことが可能となる。研磨の代わりに、第２の絶縁膜３の表面をドライエッチングしてもよい。
【選択図】 図２

Description

本発明は、半導体装置およびその製造方法に関し、より詳しくは、多孔質の低誘電率絶縁膜を用いた半導体装置およびその製造方法に関する。

近年の半導体装置の微細化・高速化に伴い、配線構造の多層化が進んでいる。しかし、このような微細化、高速化および多層化が進むにつれて、配線抵抗並びに配線間および配線層間の寄生容量の増大による信号遅延が問題となる。信号遅延Ｔは配線抵抗Ｒと寄生容量Ｃの積に比例することから、信号遅延Ｔを小さくするためには、配線層の低抵抗化とともに寄生容量を小さくすることが必要となる。

配線抵抗Ｒを低減するには、配線材料としてより低抵抗のものを用いればよい。例えば、従来のアルミニウム（Ａｌ）配線から銅（Ｃｕ）配線へ移行することが挙げられる。

一方、配線層間の寄生容量Ｃと、配線層の間に設けられる層間絶縁膜の比誘電率ε、配線層の間隔ｄおよび配線層の側面積Ｓとの間には、Ｃ＝（ε・Ｓ）／ｄの関係がある。したがって、寄生容量Ｃを低減するには、低誘電率の絶縁膜（以下、Ｌｏｗ−ｋ膜という。）を層間絶縁膜として用いることが必要となる。

従来より知られているＬｏｗ−ｋ膜としては、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜したＳｉＯＦ膜が挙げられる。ＳｉＯＦ膜の比誘電率は３．３程度であり、比誘電率が３．９程度であるＳｉＯ_２膜に比較すると低い誘電率を得ることができる。しかしながら、さらなる比誘電率の低減を図る場合、ＳｉＯＦ膜では膜の安定性に欠けるため実用化は極めて困難である。

また、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜や有機ポリマー膜などをＬｏｗ−ｋ膜として用いることも検討されている。これらの膜は、多孔質化することによって、比誘電率を２．０程度まで下げることが可能とされている（例えば、非特許文献１参照。）。

このようなＬｏｗ−ｋ膜を用いた銅配線の形成方法としては、ダマシン法によるものがある。これは、銅がアルミニウムに比較してエッチングレートの制御が困難であることに鑑み、銅をエッチングせずに配線を形成する技術として知られている。

ダマシン法は、具体的には、Ｌｏｗ−ｋ膜上のハードマスクを用いたドライエッチングにより下層配線に至る開口部を形成した後、この開口部に銅層を埋込むことによって銅配線層を形成する技術である。銅層の埋込みは、メッキ法により開口部を埋設するように銅層を形成した後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ，化学的機械研磨）法により開口部内にのみ銅層を残すように表面を研磨することによって実現することができる。

エス・オガワ（Ｓ．Ｏｇａｗａ）ら、Ｌｏｗ−ｋ膜中の空孔評価のための３次元ＴＥＭステレオ観察技術（３−Ｄｉｍｅｎｔｉｏｎａｌ ＴＥＭ Ｓｔｅｒｅｏ Ｏｂｓｅｒｖａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｐｏｒｅｓ ｉｎ Ｌｏｗ−ｋ Ｆｉｌｍ）、２００３年配線技術国際会議 会議録（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ２００３ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ）、２００３年６月２日〜４日、ｐ．１００−１０２

多孔質化されたＬｏｗ−ｋ膜においては、内部の空孔率が大きいほど比誘電率を低下させることができる。しかしながら、空孔率が大きくなると膜密度が小さくなるために、膜の機械的強度の低下とともに、上下に設けられた膜との界面における接着面積の縮小化が起こる。このため、特に、ダマシン法による研磨工程において、Ｌｏｗ−ｋ膜と上層のハードマスクとの界面で剥離が発生し、半導体装置の電気的特性や信頼性が低下するという問題があった。

本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、電気的特性および信頼性に優れた半導体装置およびその製造方法を提供することにある。

本発明の他の目的および利点は、以下の記載から明らかとなるであろう。

本発明は、多孔質の低誘電率材料からなる層間絶縁膜と、この層間絶縁膜上に形成された他の絶縁膜と、層間絶縁膜および他の絶縁膜に形成される溝に埋め込まれた銅配線とを有する半導体装置であって、他の絶縁膜との界面から層間絶縁膜の膜厚の略２分の１の深さまでの領域における層間絶縁膜の平均空孔率が２０％〜８０％の範囲内にあることを特徴とするものである。

また、本発明は、多孔質の低誘電率材料からなる層間絶縁膜と、この層間絶縁膜上に形成された他の絶縁膜と、層間絶縁膜および他の絶縁膜に形成される溝に埋め込まれた銅配線とを有する半導体装置であって、層間絶縁膜の膜厚は１００ｎｍ〜２００ｎｍの範囲内にあり、他の絶縁膜との界面から深さ５０ｎｍまでの領域における層間絶縁膜の平均空孔率が２０％〜８０％の範囲内にあることを特徴とするものである。

本発明の半導体装置において、平均空孔率のばらつきは±１０％以内であることが好ましい。また、他の絶縁膜は、ＳｉＯ_２、ＳｉＯＣ膜、ＳｉＣＮ膜およびＳｉＮ膜よりなる群から選ばれるいずれか１の膜とすることができる。

また、本発明は、多層配線構造を有する半導体装置の製造方法において、半導体基板上に形成された下層配線の上に第１の絶縁膜を形成する工程と、この第１の絶縁膜の上に、第１の絶縁膜とのエッチング選択比が大きく且つ多孔質の低誘電率材料からなる第２の絶縁膜を形成する工程と、この第２の絶縁膜の表面をＣＭＰ法により研磨する工程と、研磨後の第２の絶縁膜の上に第３の絶縁膜を形成する工程と、この第３の絶縁膜の上に、所定のパターンを有するレジスト膜を形成する工程と、このレジスト膜をマスクとして、第３の絶縁膜および第２の絶縁膜に第１のドライエッチングを行い、第１の絶縁膜に至る開口部を形成する工程と、レジスト膜を除去する工程と、第３の絶縁膜をマスクとして第１の絶縁膜に第２のドライエッチングを行い、下層配線に至る配線溝を形成する工程と、配線溝を埋設するように銅層を形成する工程と、この配線溝内にのみ銅層を残すようにＣＭＰ法を用いて表面を平坦化し、下層配線に電気的に接続する溝配線を形成する工程とを有することを特徴とするものである。この場合、第２の絶縁膜に対する研磨量は２０ｎｍ以上とすることが好ましい。

さらに、本発明は、多層配線構造を有する半導体装置の製造方法において、半導体基板上に形成された下層配線の上に第１の絶縁膜を形成する工程と、この第１の絶縁膜の上に、第１の絶縁膜とのエッチング選択比が大きく且つ多孔質の低誘電率材料からなる第２の絶縁膜を形成する工程と、この第２の絶縁膜の表面に第１のドライエッチングを行う工程と、第１のドライエッチング後の第２の絶縁膜の上に第３の絶縁膜を形成する工程と、この第３の絶縁膜の上に、所定のパターンを有するレジスト膜を形成する工程と、このレジスト膜をマスクとして、第３の絶縁膜および第２の絶縁膜に第２のドライエッチングを行い、第１の絶縁膜に至る開口部を形成する工程と、レジスト膜を除去する工程と、第３の絶縁膜をマスクとして第１の絶縁膜に第３のドライエッチングを行い、下層配線に至る配線溝を形成する工程と、この配線溝を埋設するように銅層を形成する工程と、配線溝内にのみ銅層を残すようにＣＭＰ法を用いて表面を平坦化し、下層配線に電気的に接続する溝配線を形成する工程とを有することを特徴とするものである。この場合、第１のドライエッチングにおけるエッチング量は２０ｎｍ以上とすることが好ましい。

この発明は以上説明したように、他の絶縁膜との界面から層間絶縁膜の膜厚の略２分の１の深さまでの領域における層間絶縁膜の平均空孔率が２０％〜８０％の範囲内にあるので、低い比誘電率を維持した状態でハードマスクとの密着性を向上させることが可能となる。

また、本発明は、層間絶縁膜の膜厚は１００ｎｍ〜２００ｎｍの範囲内にあり、他の絶縁膜との界面から深さ５０ｎｍまでの領域における層間絶縁膜の平均空孔率が２０％〜８０％の範囲内にあるので、低い比誘電率を維持した状態でハードマスクとの密着性を向上させることが可能となる。

また、本発明は、層間絶縁膜である第２の絶縁膜の表面を研磨した後に、ハードマスクである第３の絶縁膜を形成するので、空孔密度の大きい第２の絶縁膜の上側部分を除去して、第３の絶縁膜との界面における接着面積を大きくすることができる。また、研磨により原子間の結合が切れて多数のダングリングボンドが生じるので、第２の絶縁膜の表面を活性な状態にすることができる。これにより、第２の絶縁膜と第３の絶縁膜との密着力を向上させることができるので、銅配線形成時の研磨工程でこれらの膜の界面に剥離が発生するのを防ぐことが可能となる。

さらに、本発明は、層間絶縁膜である第２の絶縁膜の表面をドライエッチングした後に、ハードマスクである第３の絶縁膜を形成するので、空孔密度の大きい第２の絶縁膜の上側部分を除去して、第３の絶縁膜との界面における接着面積を大きくすることができる。また、ドライエッチングにより原子間の結合が切れて多数のダングリングボンドが生じるので、第２の絶縁膜の表面を活性な状態にすることができる。これにより、第２の絶縁膜と第３の絶縁膜との密着力を向上させることができるので、銅配線形成時の研磨工程でこれらの膜の界面に剥離が発生するのを防ぐことが可能となる。

多孔質化された低誘電率絶縁膜（以下、ポーラスＬｏｗ−ｋ膜という。）は、通常、ＳＯＤ（Ｓｐｉｎ ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）法によって形成される。このポーラスＬｏｗ−ｋ膜について、膜厚方向の空孔分布を断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ，透過型電子顕微鏡）を用いて観察すると、空孔は、ポーラスＬｏｗ−ｋ膜と上下の膜との界面付近で多く認められる。そこで、本発明者は、空孔密度の大きいポーラスＬｏｗ−ｋ膜の上側部分を除去した後に上層の膜を形成することによって、ポーラスＬｏｗ−ｋ膜と上層の膜との密着性を向上させることができると考え、本発明に至った。ポーラスＬｏｗ−ｋ膜の除去は、ＣＭＰ法による研磨またはドライエッチングにより行うことができる。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。尚、ＭＯＳトランジスタ、拡散層およびプラグ形成などの通常のＬＳＩ製造工程については便宜上割愛し、金属配線の形成工程について説明する。

図１〜図１０は、本実施の形態における半導体装置の製造方法を示す断面図である。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。

まず、下層配線１（第１の銅配線層）が形成された半導体基板の上に、第１の絶縁膜２および第２の絶縁膜３をこの順に形成する（図１）。

第１の絶縁膜２はエッチングストッパー膜であり、第２の絶縁膜３とのエッチング選択比の大きい材料を用いる。例えば、窒化シリコン（ＳｉＮ）膜、炭化シリコン（ＳｉＣ）膜または炭窒化シリコン（ＳｉＣＮ）膜などを用いることができる。また、下層配線１としては、例えば、ＭＯＳトランジスタの拡散層に至るタングステンプラグを用いることができる。この場合、第１の絶縁膜２はタングステンプラグの保護膜としても働き、第２の絶縁膜３によってタングステンプラグが酸化されるのを防ぐ役割を果たす。

第２の絶縁膜３は層間絶縁膜であり、多孔質の低誘電率材料からなる絶縁膜（以下、ポーラスＬｏｗ−ｋ膜という。）を用いる。ポーラスＬｏｗ−ｋ膜の比誘電率は３．０以下であることが好ましく、２．７以下であることがより好ましく、２．５以下であることがさらに好ましい。例えば、ポーラスＬｏｗ−ｋ膜として、ポーラスＨＳＱ（水素化シルセスキオキサン）膜またはポーラスＭＳＱ（メチルシルセスキオキサン）膜などを用いることができる。

本発明においては、第２の絶縁膜３の形成後に、第２の絶縁膜３の表面をＣＭＰ法によって研磨することを特徴としている（図２）。具体的には、表面から深さ２０ｎｍ〜３０ｎｍまでが空孔密度の大きい領域であることから、研磨量は２０ｎｍ以上とすることが好ましく、３０ｎｍ以上とすることがより好ましい。一方、研磨量が多すぎると膜全体の空孔率が低下して比誘電率の上昇を引き起こす。したがって、研磨量の上限は、必要とする比誘電率の値に応じて適宜調整することが好ましい。

このような研磨を行うことによって、空孔密度の大きい上側部分を除去することができるので、ポーラスＬｏｗ−ｋ膜と次工程で形成するハードマスクとの界面における接着面積を大きくすることが可能となる。また、研磨により原子間の結合が切れて多数のダングリングボンドが生じるので、ポーラスＬｏｗ−ｋ膜の表面を活性な状態にすることができる。したがって、ポーラスＬｏｗ−ｋ膜とハードマスクとの密着力を向上させることができるので、外的な力が加わった場合であってもこれらの膜の界面で剥離が発生するのを防ぐことが可能となる。

本発明においては、研磨後のポーラスＬｏｗ−ｋ膜について、表面から膜厚の略２分の１の深さまでの領域における平均空孔率が２０％〜８０％の範囲内となるようにすることが好ましい。但し、研磨後のポーラスＬｏｗ−ｋ膜の膜厚が１００ｎｍ〜２００ｎｍの範囲内にある場合には、表面から深さ５０ｎｍまでの領域における平均空孔率が２０％〜８０％の範囲内にあればよい。尚、いずれの場合においても、平均空孔率のばらつきは±１０％以内であることが好ましい。このような膜であれば、低い比誘電率を維持した状態でハードマスクとの密着性を向上させることが可能となる。

また、本発明においては、研磨の代わりにドライエッチングを行ってもよい。ドライエッチングによっても空孔密度の大きいポーラスＬｏｗ−ｋ膜の上側部分を除去することができるので、ポーラスＬｏｗ−ｋ膜とハードマスクとの界面における接着面積を大きくすることができる。また、研磨と同様に、ポーラスＬｏｗ−ｋ膜の表面を多数のダングリングボンドが生じた活性な表面にすることもできる。したがって、この場合にも、ポーラスＬｏｗ−ｋ膜とハードマスクとの密着力を向上させて、これらの膜の界面で剥離が発生するのを防ぐことが可能となる。

ドライエッチングを行う際のエッチング量は、上記の研磨量と同様に２０ｎｍ以上とすることが好ましい。但し、エッチング量が多すぎると膜全体の空孔率が低下して比誘電率の上昇を引き起こすので、必要とする比誘電率の値に応じてエッチング量を適宜調整することが好ましい。尚、エッチングガスとしては、例えば、Ｃ_４Ｆ_８（オクタフルオロブテン）、Ｎ_２（窒素）およびＡｒ（アルゴン）からなる混合ガスや、ＣＦ_４（テトラフルオロメタン）、ＣＨ_２Ｆ_２（ジフルオロメタン）、Ｎｅ（ネオン）およびＡｒ（アルゴン）からなる混合ガスなどのフッ素を含むガスを用いることができる。

空孔密度の大きいポーラスＬｏｗ−ｋ膜の上側部分を除去した後は、ポーラスＬｏｗ−ｋ膜の上にハードマスクを形成する。すなわち、図２の第２の絶縁膜３の上に第３の絶縁膜４を形成して、図３に示す構造とする。ここで、第３の絶縁膜４はハードマスクであり、層間絶縁膜とは異なる他の絶縁膜である。第３の絶縁膜４としては、例えば、ＳｉＯ_２（二酸化シリコン）膜、ＳｉＯＣ（酸炭化シリコン）膜、ＳｉＣＮ（炭窒化シリコン）膜またはＳｉＮ（窒化シリコン）膜などを用いることができる。これらの膜は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成することができる。

尚、ポーラスＬｏｗ−ｋ膜とハードマスクとのさらなる密着性の向上を図るために、研磨またはドライエッチング後の第２の絶縁膜３の表面をプラズマ処理してから第３の絶縁膜４を形成してもよい。この場合のプラズマ処理は、例えば、Ｈｅ（ヘリウム）やＡｒ（アルゴン）などの不活性ガスを用いて行うことができる。

第３の絶縁膜４を形成した後は、所定のパターンを有するレジスト膜５を形成する（図４）。具体的には、ＳｉＯ_２膜４の全面にレジスト膜（図示せず）を形成した後、所定のパターンを有するマスクを介してレジスト膜に露光光を照射する。次に、適当な現像液を用いてこのレジスト膜を現像することによって、所定のパターンを有するレジスト膜５を形成することができる。

露光光の種類は、半導体装置のデザイン・ルールに応じて適宜選択することができる。例えば、０．２５μｍ〜０．１３μｍのデザイン・ルールではＫｒＦ（フッ化クリプトン）エキシマレーザ（波長：２４８ｎｍ）が、９０ｎｍのデザイン・ルールではＡｒＦ（フッ化アルゴン）エキシマレーザ（波長：１９３ｎｍ）が、６５ｎｍ以下のデザイン・ルールではＦ_２レーザ（波長：１５７ｎｍ）が、それぞれ露光装置の光源として用いられる。

尚、本実施の形態においては、ポーラスＬｏｗ−ｋ膜のダングリングボンドを反応させるために、適当な条件の加熱処理を施してからレジスト膜５を形成してもよい。

次に、レジスト膜５をマスクとし、第３の絶縁膜４および第２の絶縁膜３に対して第１のドライエッチングを行う。これにより、図５に示すように、第１の絶縁膜２に至る開口部６を形成することができる。尚、第２の絶縁膜３に対して研磨の代わりにドライエッチングを行う場合には、これが第１のドライエッチングとなるので、レジスト膜５をマスクとするエッチングは第２のドライエッチングとなる。

次に、不要となったレジスト膜５を除去するためにアッシングを行う。アッシングは酸素を用いて行うこともできるが、ポーラスＬｏｗ−ｋ膜３にダメージを与えないためには、水素を含む還元性雰囲気下でのアッシングが好ましい。

アッシングを終えた後は、さらに洗浄処理を行うことによってアッシング残渣を除去する。これにより、図６に示す構造が得られる。

アッシングおよび洗浄処理によってレジスト膜５を除去した後は、第３の絶縁膜４をマスクとし、第１の絶縁膜２に対して第２のドライエッチングを行う。これにより、下層配線１に至る配線溝７を形成することができる（図７）。尚、第２の絶縁膜３に対して研磨の代わりにドライエッチングを行う場合には、第３の絶縁膜４をマスクとするエッチングは第３のドライエッチングとなる。

第２のドライエッチング（または、第３のドライエッチング）を終えた後は、洗浄処理によってエッチング残渣を除去した後、メッキ法およびＣＭＰ法を用いて配線溝７の内部に銅配線を埋め込む。

まず、配線溝７を含む全面にバリアメタル膜８を形成した後、シードＣｕ（銅）膜９を形成する（図８）。これらの膜は、スパッタリング法によって形成することができる。

バリアメタル膜８としては、例えば、Ｔａ（タンタル）膜、ＴａＮ（窒化タンタル）膜、Ｗ（タングステン）膜、ＷＮ（窒化タングステン）膜、Ｔｉ（チタン）膜またはＴｉＮ（窒化チタン）膜などを用いることができる。

シードＣｕ膜９を形成した後は、メッキ法によってＣｕ層１０を形成する（図９）。次に、加熱処理を行い、銅を粒成長させるとともに配線溝７の内部にＣｕを均一に充填させる。その後、ＣＭＰ法によって表面を平坦化し、配線溝７の内部を除いてＣｕ層１０、シードＣｕ膜９およびバリアメタル膜８を除去する。

以上の工程によって、下層配線１に電気的に接続する溝配線１１を形成することができる（図１０）。その後、溝配線１１に電気的に接続するビアプラグを形成した後、同様の工程を繰り返すことによって多層配線構造を形成することができる。

本実施の形態によれば、ポーラスＬｏｗ−ｋ膜とハードマスクとの密着性を向上させることができるので、銅配線層形成時のＣＭＰ法によって外的な力が加わってもこれらの膜の間に剥離が生じることはない。したがって、電気的特性および信頼性に優れた半導体装置を製造することが可能となる。

本発明による半導体装置の製造方法の一例について示す。

ＭＯＳトランジスタの拡散層に至るタングステンプラグが形成されたシリコン基板上に、ＣＶＤ法を用いて膜厚５０ｎｍのＳｉＣ膜を成膜した。次に、ＳＯＤ法により、比誘電率２．２のポーラスＭＳＱ膜を２５０ｎｍの膜厚でＳｉＣ膜上に成膜した。続いて、ＣＭＰ法によりポーラスＭＳＱ膜を５０ｎｍ研磨した後、ＣＶＤ法によってＳｉＯ_２膜を５０ｎｍの膜厚で成膜した。その後、加熱炉に入れ、窒素雰囲気下で４００℃・３０分の加熱処理を行った後、フォトリソグラフィ法によりＳｉＯ_２膜上にレジスト膜を形成した。レジスト膜としては、配線幅の最小値が０．１０μｍで、配線間隔の最小値が０．１４μｍであるラインパターンと、線幅が０．１４μｍである孤立パターンとを有するものを用いた。

次に、レジスト膜をマスクとして、ＳｉＯ_２膜およびポーラスＭＳＱ膜のドライエッチングを行い、ＳｉＣ膜に至る開口部を形成した。Ｈ_２ガスとＨｅガスとの混合ガスを用いたアッシングと、これに続く薬液洗浄によりレジスト膜を除去した後、ＳｉＯ_２膜をハードマスクとしたＳｉＣ膜のドライエッチングにより、タングステンプラグに至る配線溝を形成した。

エッチング残渣除去のための薬液洗浄を行った後、さらに、Ｈ_２ガスとＨｅガスとの混合ガスを用いて表面をクリーニングした。続いて、配線溝を含む全面に、膜厚１０ｎｍのＴａＮ膜、膜厚１５ｎｍのＴａ膜および膜厚６５ｎｍのシードＣｕ膜をスパッタ法を用いて順次積層した。その後、電界メッキ法により、配線溝を埋め込むようにして膜厚５００ｎｍのＣｕ層を形成した後、３５０℃の温度で加熱処理した。次に、ＣＭＰ法による研磨を行い、配線溝の内部を除いてＣｕ層、シードＣｕ膜、Ｔａ膜およびＴａＮ膜を除去した。研磨終了後、ポーラスＭＳＱ膜とＳｉＯ_２膜との界面における剥離は全く見られなかった。

本発明による半導体装置の製造方法の他の例について示す。

ＭＯＳトランジスタの拡散層に至るタングステンプラグが形成されたシリコン基板上に、ＣＶＤ法を用いて膜厚５０ｎｍのＳｉＣ膜を成膜した。次に、ＳＯＤ法により、比誘電率２．２のポーラスＭＳＱ膜を２３０ｎｍの膜厚でＳｉＣ膜上に成膜した。続いて、ポーラスＭＳＱ膜の表面をドライエッチングした。このときのエッチング量は３０ｎｍであった。続いて、ＣＶＤ法によってＳｉＯ_２膜を５０ｎｍの膜厚で成膜した後、加熱炉に入れて、窒素雰囲気下で４００℃・３０分の加熱処理を行った。その後、フォトリソグラフィ法によりＳｉＯ_２膜上にレジスト膜を形成した。レジスト膜としては、配線幅の最小値が０．１０μｍで、配線間隔の最小値が０．１０μｍであるラインパターンと、線幅が０．１０μｍである孤立パターンとを有するものを用いた。

次に、レジスト膜をマスクとして、ＳｉＯ_２膜およびポーラスＭＳＱ膜のドライエッチングを行い、ＳｉＣ膜に至る開口部を形成した。Ｈ_２ガスとＨｅガスとの混合ガスを用いたアッシングと、これに続く薬液洗浄によりレジスト膜を除去した後、ＳｉＯ_２膜をハードマスクとしたＳｉＣ膜のドライエッチングにより、タングステンプラグに至る配線溝を形成した。

エッチング残渣除去のための薬液洗浄を行った後、さらに、Ｈ_２ガスとＨｅガスとの混合ガスを用いて表面をクリーニングした。続いて、配線溝を含む全面に、膜厚１０ｎｍのＴａＮ膜、膜厚１５ｎｍのＴａ膜および膜厚６５ｎｍのシードＣｕ膜をスパッタ法を用いて順次積層した。その後、電界メッキ法により、配線溝を埋め込むようにして膜厚５００ｎｍのＣｕ層を形成した後、３５０℃の温度で加熱処理した。次に、ＣＭＰ法による研磨を行い、配線溝の内部を除いてＣｕ層、シードＣｕ膜、Ｔａ膜およびＴａＮ膜を除去した。研磨終了後、ポーラスＭＳＱ膜とＳｉＯ_２膜との界面における剥離は全く見られなかった。

本発明による半導体装置の製造方法を示す断面図である。 本発明による半導体装置の製造方法を示す断面図である。 本発明による半導体装置の製造方法を示す断面図である。 本発明による半導体装置の製造方法を示す断面図である。 本発明による半導体装置の製造方法を示す断面図である。 本発明による半導体装置の製造方法を示す断面図である。 本発明による半導体装置の製造方法を示す断面図である。 本発明による半導体装置の製造方法を示す断面図である。 本発明による半導体装置の製造方法を示す断面図である。 本発明による半導体装置の製造方法を示す断面図である。

符号の説明

１ 下層配線
２ 第１の絶縁膜
３ 第２の絶縁膜
４ 第３の絶縁膜
５ レジスト膜
６ 開口部
７ 配線溝
８ バリアメタル膜
９ シードＣｕ膜
１０ Ｃｕ層
１１ 溝配線

Claims (8)

1. 多孔質の低誘電率材料からなる層間絶縁膜と、該層間絶縁膜上に形成された他の絶縁膜と、前記層間絶縁膜および前記他の絶縁膜に形成される溝に埋め込まれた銅配線とを有する半導体装置であって、
   前記層間絶縁膜は、前記他の絶縁膜との界面から前記層間絶縁膜の膜厚の略２分の１の深さまでの領域における平均空孔率が２０％〜８０％の範囲内にあることを特徴とする半導体装置。
2. 多孔質の低誘電率材料からなる層間絶縁膜と、該層間絶縁膜上に形成された他の絶縁膜と、前記層間絶縁膜および前記他の絶縁膜に形成される溝に埋め込まれた銅配線とを有する半導体装置であって、
   前記層間絶縁膜の膜厚は１００ｎｍ〜２００ｎｍの範囲内にあり、
   前記層間絶縁膜は、前記他の絶縁膜との界面から深さ５０ｎｍまでの領域における平均空孔率が２０％〜８０％の範囲内にあることを特徴とする半導体装置。
3. 前記平均空孔率のばらつきは±１０％以内である請求項１または２に記載の半導体装置。
4. 前記他の絶縁膜は、ＳｉＯ_２、ＳｉＯＣ膜、ＳｉＣＮ膜およびＳｉＮ膜よりなる群から選ばれるいずれか１の膜である請求項１〜３のいずれか１に記載の半導体装置。
5. 多層配線構造を有する半導体装置の製造方法において、
   半導体基板上に形成された下層配線の上に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜の上に、前記第１の絶縁膜とのエッチング選択比が大きく且つ多孔質の低誘電率材料からなる第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜の表面をＣＭＰ法により研磨する工程と、
   前記研磨後の第２の絶縁膜の上に第３の絶縁膜を形成する工程と、
   前記第３の絶縁膜の上に、所定のパターンを有するレジスト膜を形成する工程と、
   前記レジスト膜をマスクとして、前記第３の絶縁膜および前記第２の絶縁膜に第１のドライエッチングを行い、前記第１の絶縁膜に至る開口部を形成する工程と、
   前記レジスト膜を除去する工程と、
   前記第３の絶縁膜をマスクとして前記第１の絶縁膜に第２のドライエッチングを行い、前記下層配線に至る配線溝を形成する工程と、
   前記配線溝を埋設するように銅層を形成する工程と、
   前記配線溝内にのみ前記銅層を残すようにＣＭＰ法を用いて表面を平坦化し、前記下層配線に電気的に接続する溝配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
6. 前記第２の絶縁膜に対する研磨量は２０ｎｍ以上である請求項５に記載の半導体装置の製造方法。
7. 多層配線構造を有する半導体装置の製造方法において、
   半導体基板上に形成された下層配線の上に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜の上に、前記第１の絶縁膜とのエッチング選択比が大きく且つ多孔質の低誘電率材料からなる第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜の表面に第１のドライエッチングを行う工程と、
   前記第１のドライエッチング後の第２の絶縁膜の上に第３の絶縁膜を形成する工程と、
   前記第３の絶縁膜の上に、所定のパターンを有するレジスト膜を形成する工程と、
   前記レジスト膜をマスクとして、前記第３の絶縁膜および前記第２の絶縁膜に第２のドライエッチングを行い、前記第１の絶縁膜に至る開口部を形成する工程と、
   前記レジスト膜を除去する工程と、
   前記第３の絶縁膜をマスクとして前記第１の絶縁膜に第３のドライエッチングを行い、前記下層配線に至る配線溝を形成する工程と、
   前記配線溝を埋設するように銅層を形成する工程と、
   前記配線溝内にのみ前記銅層を残すようにＣＭＰ法を用いて表面を平坦化し、前記下層配線に電気的に接続する溝配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
8. 前記第１のドライエッチングにおけるエッチング量は２０ｎｍ以上である請求項７に記載の半導体装置の製造方法。

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