JP2002217290A - 多層配線の形成方法 - Google Patents
多層配線の形成方法Info
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Abstract
(57)【要約】
【課題】 ビアプラグと下層配線との接触抵抗、及び前
記下層配線の抵抗の増大を防止すると共に高信頼性の多
層配線の形成方法を提供する。 【解決手段】 半導体基板１上の絶縁膜２表面に下層Ｃ
ｕ配線５を形成し、前記下層Ｃｕ配線５表面を含む前記
絶縁膜２上にシリコン窒化膜６を形成した後、前記窒化
膜５表面をプラズマイオン処理して、その表面に存在す
るピンホール６ａを閉塞（消滅）させる。その後、前記
シリコン窒化膜６表面に層間絶縁膜７及びビアホールパ
ターンマスク８を順次形成し、前記マスクを用いて前記
下層Ｃｕ配線５上の前記層間絶縁膜７部分に、前記シリ
コン窒化膜６に達するビアホール９ａを形成した後、前
記シリコン窒化膜６を除去して前記下層Ｃｕ配線５の表
面に達するビアホール９ｂを形成し、前記ビアホール９
内に金属膜を堆積してビアプラグ１２を形成する。
記下層配線の抵抗の増大を防止すると共に高信頼性の多
層配線の形成方法を提供する。 【解決手段】 半導体基板１上の絶縁膜２表面に下層Ｃ
ｕ配線５を形成し、前記下層Ｃｕ配線５表面を含む前記
絶縁膜２上にシリコン窒化膜６を形成した後、前記窒化
膜５表面をプラズマイオン処理して、その表面に存在す
るピンホール６ａを閉塞（消滅）させる。その後、前記
シリコン窒化膜６表面に層間絶縁膜７及びビアホールパ
ターンマスク８を順次形成し、前記マスクを用いて前記
下層Ｃｕ配線５上の前記層間絶縁膜７部分に、前記シリ
コン窒化膜６に達するビアホール９ａを形成した後、前
記シリコン窒化膜６を除去して前記下層Ｃｕ配線５の表
面に達するビアホール９ｂを形成し、前記ビアホール９
内に金属膜を堆積してビアプラグ１２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線の形成方
法に関し、特に銅（Ｃｕ）、またはＣｕを主成分とする
多層配線の形成方法に関する。
法に関し、特に銅（Ｃｕ）、またはＣｕを主成分とする
多層配線の形成方法に関する。
【０００２】
【従来の技術】従来、半導体集積回路装置における多層
配線の形成は、半導体基板上の絶縁膜上にアルミニウム
（Ａｌ）合金の下層配線を形成した後、前記下層配線を
含む前記絶縁膜上に層間絶縁膜としてのシリコン酸化膜
を形成し、前記層間絶縁膜上にレジストパターンを形成
し、前記レジストパターンをマスクにして反応性イオン
エッチング（Riactive Ion Etching：以下ＲＩＥ）法
により、ビアホールを形成し、前記レジストパターンを
酸素プラズマ処理により剥離した後、前記ビアホール内
面にバリアメタル層を介して、上層配線と接続するため
のビアプラグを形成した後、Ａｌの上層配線を形成して
いる。
配線の形成は、半導体基板上の絶縁膜上にアルミニウム
（Ａｌ）合金の下層配線を形成した後、前記下層配線を
含む前記絶縁膜上に層間絶縁膜としてのシリコン酸化膜
を形成し、前記層間絶縁膜上にレジストパターンを形成
し、前記レジストパターンをマスクにして反応性イオン
エッチング（Riactive Ion Etching：以下ＲＩＥ）法
により、ビアホールを形成し、前記レジストパターンを
酸素プラズマ処理により剥離した後、前記ビアホール内
面にバリアメタル層を介して、上層配線と接続するため
のビアプラグを形成した後、Ａｌの上層配線を形成して
いる。
【０００３】近年、半導体集積回路装置では、高集積化
・高速化が要望されているが、上記Ａｌ合金を用いた多
層配線の形成方法では、配線の微細化に伴い、配線抵抗
の増大が顕著となり、それに伴い配線遅延が増加し、半
導体集積回路装置の高速化を妨げる重大な問題になって
いる。
・高速化が要望されているが、上記Ａｌ合金を用いた多
層配線の形成方法では、配線の微細化に伴い、配線抵抗
の増大が顕著となり、それに伴い配線遅延が増加し、半
導体集積回路装置の高速化を妨げる重大な問題になって
いる。
【０００４】このため、最近では、Ａｌ合金配線に比較
して、より低抵抗のＣｕまたはＣｕを主成分としたＣｕ
配線が用いられるようになってきた。
して、より低抵抗のＣｕまたはＣｕを主成分としたＣｕ
配線が用いられるようになってきた。
【０００５】しかしながら、Ｃｕ配線では、Ｃｕはシリ
コン酸化膜やシリコン中の拡散速度が速く、Ｃｕが層間
絶縁膜中に拡散した場合、配線間のリーク電流の増加等
半導体集積回路装置性能の劣化が生じる問題がある。
コン酸化膜やシリコン中の拡散速度が速く、Ｃｕが層間
絶縁膜中に拡散した場合、配線間のリーク電流の増加等
半導体集積回路装置性能の劣化が生じる問題がある。
【０００６】このため、ＣｕまたはＣｕを主成分とした
多層配線は、一般に、図５及び図６に示す工程にて形成
されている。図５及び６は、そのＣｕ配線を用いた多層
配線の形成工程を示す工程断面図である。
多層配線は、一般に、図５及び図６に示す工程にて形成
されている。図５及び６は、そのＣｕ配線を用いた多層
配線の形成工程を示す工程断面図である。
【０００７】まず、図５（ａ）に示すように、半導体基
板１００上に形成したシリコン酸化膜１０１上に、バリ
アメタル層１０３を介してＣｕ、またはＣｕ合金の下層
配線（以下、下層Ｃｕ配線と称する）１０４を形成し、
前記下層Ｃｕ配線１０４のＣｕが後述する層間絶縁膜中
に拡散するのを防止のために、前記下層配線１０４表面
を含む前記シリコン酸化膜１０１上に、シリコン窒化膜
１０５を形成し、更に前記シリコ窒化膜１０５上に層間
絶縁膜としてのシリコン酸化膜１０６を堆積した後、ビ
アホールパターンを有するレジストパターン１０７を形
成する。
板１００上に形成したシリコン酸化膜１０１上に、バリ
アメタル層１０３を介してＣｕ、またはＣｕ合金の下層
配線（以下、下層Ｃｕ配線と称する）１０４を形成し、
前記下層Ｃｕ配線１０４のＣｕが後述する層間絶縁膜中
に拡散するのを防止のために、前記下層配線１０４表面
を含む前記シリコン酸化膜１０１上に、シリコン窒化膜
１０５を形成し、更に前記シリコ窒化膜１０５上に層間
絶縁膜としてのシリコン酸化膜１０６を堆積した後、ビ
アホールパターンを有するレジストパターン１０７を形
成する。
【０００８】次いで、図５（ｂ）に示すように、前記レ
ジストパターン１０７をマスクにして、Ｃ4Ｆ8／ＣＯ／
Ａｒ／Ｏ2等の混合ガスを用いて、ＲＩＥ法により、前
記シリコン酸化膜１０６に、前記下層Ｃｕ配線１０４と
後述する上層Ｃｕ配線とを接続するためのビアホール１
０８ａを前記シリコン窒化膜１０５に達するように形成
する。
ジストパターン１０７をマスクにして、Ｃ4Ｆ8／ＣＯ／
Ａｒ／Ｏ2等の混合ガスを用いて、ＲＩＥ法により、前
記シリコン酸化膜１０６に、前記下層Ｃｕ配線１０４と
後述する上層Ｃｕ配線とを接続するためのビアホール１
０８ａを前記シリコン窒化膜１０５に達するように形成
する。
【０００９】次いで、図５（ｃ）に示すように、前記レ
ジストパターン１０７を、酸素流量：９０００ｓｃｃ
ｍ、放電圧力：２．０Ｔｏｒｒ、半導体基板温度：２５
０℃に制御されたアッシング装置において、酸素プラズ
マ処理することで剥離する。その後、硫酸過水処理、塩
酸過水処理等の酸性処理により洗浄を行う。
ジストパターン１０７を、酸素流量：９０００ｓｃｃ
ｍ、放電圧力：２．０Ｔｏｒｒ、半導体基板温度：２５
０℃に制御されたアッシング装置において、酸素プラズ
マ処理することで剥離する。その後、硫酸過水処理、塩
酸過水処理等の酸性処理により洗浄を行う。
【００１０】次いで、図６（ｄ）に示すように、前記シ
リコン酸化膜１０６をマスクにしてＲＩＥ法により、前
記ビアホール１０８ａの底面の前記シリコン窒化膜１０
５に、ビアホール１０８ｂを形成し、前記下層Ｃｕ配線
１０４の表面を露出させる。
リコン酸化膜１０６をマスクにしてＲＩＥ法により、前
記ビアホール１０８ａの底面の前記シリコン窒化膜１０
５に、ビアホール１０８ｂを形成し、前記下層Ｃｕ配線
１０４の表面を露出させる。
【００１１】次いで、図６（ｅ）に示すように、前記ビ
アホール１０８を含む前記シリコン酸化膜１０６上に、
Ｔｉ/ＴｉＮまたは、Ｎｂ等のバリアメタル層１０９を
スパタリング法で形成し、更にＣｕ膜１１０をスパッタ
リング法及びメッキ法により形成し、前記ビアホール１
０８内にＣｕ膜１１０を埋め込む。
アホール１０８を含む前記シリコン酸化膜１０６上に、
Ｔｉ/ＴｉＮまたは、Ｎｂ等のバリアメタル層１０９を
スパタリング法で形成し、更にＣｕ膜１１０をスパッタ
リング法及びメッキ法により形成し、前記ビアホール１
０８内にＣｕ膜１１０を埋め込む。
【００１２】次いで、図６（ｆ）に示すように、前記ビ
アホール１０８内の前記バリアメタル層１０９及び前記
Ｃｕ膜１１０を残して、前記シリコン酸化膜１０６上の
余分な前記Ｃｕ膜１１０及びバリアメタル層１０９をＣ
ＭＰ（Chemical MechanicalPolishing：以下ＣＭＰと
称する）法により平坦化処理することにより、前記ビア
ホール１０８内に前記下層Ｃｕ配線１０４と後述する上
層Ｃｕ配線とを接続するための、ビアプラグ１１１を形
成することで、１層目に対応するＣｕ配線を形成する。
アホール１０８内の前記バリアメタル層１０９及び前記
Ｃｕ膜１１０を残して、前記シリコン酸化膜１０６上の
余分な前記Ｃｕ膜１１０及びバリアメタル層１０９をＣ
ＭＰ（Chemical MechanicalPolishing：以下ＣＭＰと
称する）法により平坦化処理することにより、前記ビア
ホール１０８内に前記下層Ｃｕ配線１０４と後述する上
層Ｃｕ配線とを接続するための、ビアプラグ１１１を形
成することで、１層目に対応するＣｕ配線を形成する。
【００１３】次いで、図７（ｆ）に示すように、前記ビ
アプラグ１１１上にバリアメタル層１３と上層Ｃｕ配線
１１２を形成し、前記上層Ｃｕ配線１１２を２層目の下
層Ｃｕ配線１０４として、上述の工程を繰り返して多層
配線を形成する。
アプラグ１１１上にバリアメタル層１３と上層Ｃｕ配線
１１２を形成し、前記上層Ｃｕ配線１１２を２層目の下
層Ｃｕ配線１０４として、上述の工程を繰り返して多層
配線を形成する。
【００１４】しかしながら、図５（ｂ）に示すように、
一般に、前記下層Ｃｕ配線１０４上に形成した前記シリ
コン窒化膜１０５には、ピンホール（欠陥）１０５ａが
存在する。このため、図５（ｃ）に示す前記レジストパ
ターン剥離工程において、前記ピンホール１０５ａ底部
の前記下層Ｃｕ配線部分１０４が高温の酸素雰囲気に晒
され、Ｃｕの酸化物１０４ａが形成されてしまう。ま
た、レジストパターン剥離工程後の洗浄工程において
も、硫酸過水処理、塩酸過水処理等の酸性溶液に晒さ
れ、Ｃｕの酸化物１０４ａが形成される。
一般に、前記下層Ｃｕ配線１０４上に形成した前記シリ
コン窒化膜１０５には、ピンホール（欠陥）１０５ａが
存在する。このため、図５（ｃ）に示す前記レジストパ
ターン剥離工程において、前記ピンホール１０５ａ底部
の前記下層Ｃｕ配線部分１０４が高温の酸素雰囲気に晒
され、Ｃｕの酸化物１０４ａが形成されてしまう。ま
た、レジストパターン剥離工程後の洗浄工程において
も、硫酸過水処理、塩酸過水処理等の酸性溶液に晒さ
れ、Ｃｕの酸化物１０４ａが形成される。
【００１５】前記Ｃｕの酸化物１０４ａにより、前記ビ
アプラグ１１１と前記下層Ｃｕ配線との接触抵抗の増
大、及び前記下層Ｃｕ配線自身の抵抗の増大を招き、そ
れに伴い配線遅延が増大し、半導体集積回路装置の高速
化を妨げるという問題があった。また、配線の信頼性を
低下させるという問題があった。
アプラグ１１１と前記下層Ｃｕ配線との接触抵抗の増
大、及び前記下層Ｃｕ配線自身の抵抗の増大を招き、そ
れに伴い配線遅延が増大し、半導体集積回路装置の高速
化を妨げるという問題があった。また、配線の信頼性を
低下させるという問題があった。
【００１６】
【発明が解決しようとする課題】このように、従来の多
層配線の形成方法においては、下層Ｃｕ配線の酸化防止
膜としてのシリコン窒化膜中に存在するピンホール（欠
陥）のために、レジストパターン剥離工程において、前
記ピンホール内の下層Ｃｕ配線部分が酸化されてＣｕの
酸化物１０４ａが形成されてしまう。また、レジストパ
ターン剥離工程の洗浄工程においても、硫酸過水処理、
塩酸過水処理等の酸性溶液に晒され、Ｃｕの酸化物１０
４ａが形成される。このため、ビアプラグと下層Ｃｕ配
線との接触抵抗、及び前記下層Ｃｕ配線自身の抵抗が増
大し、それに伴い配線遅延が増大することにより、半導
体集積回路装置の高速化を妨げたり、配線の信頼性を低
下させるという問題があった。
層配線の形成方法においては、下層Ｃｕ配線の酸化防止
膜としてのシリコン窒化膜中に存在するピンホール（欠
陥）のために、レジストパターン剥離工程において、前
記ピンホール内の下層Ｃｕ配線部分が酸化されてＣｕの
酸化物１０４ａが形成されてしまう。また、レジストパ
ターン剥離工程の洗浄工程においても、硫酸過水処理、
塩酸過水処理等の酸性溶液に晒され、Ｃｕの酸化物１０
４ａが形成される。このため、ビアプラグと下層Ｃｕ配
線との接触抵抗、及び前記下層Ｃｕ配線自身の抵抗が増
大し、それに伴い配線遅延が増大することにより、半導
体集積回路装置の高速化を妨げたり、配線の信頼性を低
下させるという問題があった。
【００１７】本発明の目的は、上記課題に鑑みなされた
もので、ビアプラグと下層配線との接触抵抗、及び前記
下層配線の抵抗の増大を防止すると共に高信頼性の多層
配線の形成方法を提供することにある。
もので、ビアプラグと下層配線との接触抵抗、及び前記
下層配線の抵抗の増大を防止すると共に高信頼性の多層
配線の形成方法を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係わる多層配線の形成方法では、半導体基
板上に形成された絶縁膜の表面に、下層配線を形成する
第１の工程と、少なくとも前記下層配線の表面にシリコ
ン窒化膜を形成する第２の工程と、前記シリコン窒化膜
を表面処理して、少なくとも該シリコン窒化膜表面のピ
ンホールを閉塞する第３の工程と、少なくとも前記シリ
コン窒化膜の表面に層間絶縁膜を形成する第４の工程
と、前記層間絶縁膜上にビアホールパターンを有するマ
スクを形成する第５の工程と、前記マスクを用いて前記
下層配線上の前記層間絶縁膜部分に、前記シリコン窒化
膜に達するビアホールを形成する第６の工程と、前記層
間絶縁膜をマスクに、前記シリコン窒化膜を除去して前
記下層配線の表面に達するビアホールを形成する第７の
工程と、前記ビアホール内に金属膜を堆積し、ビアプラ
グを形成する第８の工程とを具備することを特徴として
いる。
に、本発明に係わる多層配線の形成方法では、半導体基
板上に形成された絶縁膜の表面に、下層配線を形成する
第１の工程と、少なくとも前記下層配線の表面にシリコ
ン窒化膜を形成する第２の工程と、前記シリコン窒化膜
を表面処理して、少なくとも該シリコン窒化膜表面のピ
ンホールを閉塞する第３の工程と、少なくとも前記シリ
コン窒化膜の表面に層間絶縁膜を形成する第４の工程
と、前記層間絶縁膜上にビアホールパターンを有するマ
スクを形成する第５の工程と、前記マスクを用いて前記
下層配線上の前記層間絶縁膜部分に、前記シリコン窒化
膜に達するビアホールを形成する第６の工程と、前記層
間絶縁膜をマスクに、前記シリコン窒化膜を除去して前
記下層配線の表面に達するビアホールを形成する第７の
工程と、前記ビアホール内に金属膜を堆積し、ビアプラ
グを形成する第８の工程とを具備することを特徴として
いる。
【００１９】この発明に係わる多層配線の形成方法で
は、具体的には、前記第１の工程における下層配線は、
銅からなる。
は、具体的には、前記第１の工程における下層配線は、
銅からなる。
【００２０】また、前記第３の工程は、プラズマイオン
処理により、前記シリコン窒化膜のピンホールを閉塞す
る。
処理により、前記シリコン窒化膜のピンホールを閉塞す
る。
【００２１】更に、前記プラズマイオン処理において
は、Ａｒ、Ｏ2、Ｎ2から選ばれた少なくとも１種類を含
むガスが用いられ、前記半導体基板に高周波電力が印加
されてなる。
は、Ａｒ、Ｏ2、Ｎ2から選ばれた少なくとも１種類を含
むガスが用いられ、前記半導体基板に高周波電力が印加
されてなる。
【００２２】更にまた、前記第３の工程は、シリコン窒
化膜表面にＳｉＯＮ結合を形成して、ピンホールを閉塞
してもよい。
化膜表面にＳｉＯＮ結合を形成して、ピンホールを閉塞
してもよい。
【００２３】上記本発明による多層配線の形成方法で
は、下層配線上に形成されたシリコン窒化膜を表面処理
して、該シリコン窒化膜表面のピンホールを閉塞する。
具体的には、シリコン窒化膜表面をプラズマイオン処理
して、該シリコン窒化膜中に存在するピンホールを無く
することにより、レジストパターン剥離工程、及びレジ
スト剥離工程後の洗浄工程における下層配線表面の酸化
を防止し、下層配線とビアプラグとの接触抵抗及び下層
配線の抵抗増大を抑制すると共に、多層配線の信頼性の
低下を防止する。
は、下層配線上に形成されたシリコン窒化膜を表面処理
して、該シリコン窒化膜表面のピンホールを閉塞する。
具体的には、シリコン窒化膜表面をプラズマイオン処理
して、該シリコン窒化膜中に存在するピンホールを無く
することにより、レジストパターン剥離工程、及びレジ
スト剥離工程後の洗浄工程における下層配線表面の酸化
を防止し、下層配線とビアプラグとの接触抵抗及び下層
配線の抵抗増大を抑制すると共に、多層配線の信頼性の
低下を防止する。
【００２４】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について説明する。
の実施の形態について説明する。
【００２５】本実施の形態としては、本発明をＣｕ、ま
たはＣｕ合金を用いたＣｕ多層配線の形成方法に適用し
た例を示す。
たはＣｕ合金を用いたＣｕ多層配線の形成方法に適用し
た例を示す。
【００２６】図１及び図２は、本発明の実施の形態に係
わるＣｕ多層配線の形成方法を示す工程断面図である。
わるＣｕ多層配線の形成方法を示す工程断面図である。
【００２７】まず、図１に示すように、内部に回路素子
が形成された半導体基板１上に、シリコン酸化膜（絶縁
膜）２が形成される。前記絶縁膜２表面に、配線溝３が
形成され、前記配線溝３内に、Ｔｉ/ＴｉＮ、またはＮ
ｂ等のバリアメタル層４を介して、Ｃｕ、またはＣｕを
主成分としたＣｕ合金からなる下層配線（以下、下層Ｃ
ｕ配線と称する）５が埋め込み形成される。前記下層Ｃ
ｕ配線５は、前記半導体基板１内の回路素子と電気的に
接続されている。
が形成された半導体基板１上に、シリコン酸化膜（絶縁
膜）２が形成される。前記絶縁膜２表面に、配線溝３が
形成され、前記配線溝３内に、Ｔｉ/ＴｉＮ、またはＮ
ｂ等のバリアメタル層４を介して、Ｃｕ、またはＣｕを
主成分としたＣｕ合金からなる下層配線（以下、下層Ｃ
ｕ配線と称する）５が埋め込み形成される。前記下層Ｃ
ｕ配線５は、前記半導体基板１内の回路素子と電気的に
接続されている。
【００２８】また、前記下層Ｃｕ配線５は、前記配線溝
３内に埋め込み形成される必要はなく、前記絶縁膜２上
に形成されてもよい。
３内に埋め込み形成される必要はなく、前記絶縁膜２上
に形成されてもよい。
【００２９】次いで、前記下層Ｃｕ配線５表面を含む前
記シリコン酸化膜２上に、前記下層Ｃｕ配線５のＣｕが
後述の層間絶縁膜中に拡散するのを防止するために、シ
リコン窒化膜６をＣＶＤ法により膜厚０．０７μｍ堆積
するが、一般に前記シリコン窒化膜６中には、ピンホー
ル（欠陥）６ａが存在する。
記シリコン酸化膜２上に、前記下層Ｃｕ配線５のＣｕが
後述の層間絶縁膜中に拡散するのを防止するために、シ
リコン窒化膜６をＣＶＤ法により膜厚０．０７μｍ堆積
するが、一般に前記シリコン窒化膜６中には、ピンホー
ル（欠陥）６ａが存在する。
【００３０】次いで、図１に示すように、前記シリコン
窒化膜６の表面をプラズマイオン処理を行って、前記シ
リコン窒化膜６表面に存在する前記ピンホール６ａを閉
塞する。
窒化膜６の表面をプラズマイオン処理を行って、前記シ
リコン窒化膜６表面に存在する前記ピンホール６ａを閉
塞する。
【００３１】このプラズマイオン処理は、図４に示す真
空に排気されたプラズマイオン処理装置２０内に、前記
半導体基板１を導入して行う。
空に排気されたプラズマイオン処理装置２０内に、前記
半導体基板１を導入して行う。
【００３２】本実施形態では、図４に示すように、前記
半導体基板１を、１３．５６ＭＨｚの高周波電力２１が
印加される試料台２２上に載置した後、前記試料台２２
に設けられた冷却機構２３により、前記半導体基板１
を、２５℃乃至２０℃の温度に保持した後、この処理装
置２０内に、酸素ガスを１５０ｓｃｃｍ導入しながら、
処理装置２０内の圧力を１００ｍＴｏｒｒに維持し、高
周波電力を５５０Ｗ印加し、酸素プラズマによって、前
記シリコン窒化膜６の表面処理を６０秒間行った。
半導体基板１を、１３．５６ＭＨｚの高周波電力２１が
印加される試料台２２上に載置した後、前記試料台２２
に設けられた冷却機構２３により、前記半導体基板１
を、２５℃乃至２０℃の温度に保持した後、この処理装
置２０内に、酸素ガスを１５０ｓｃｃｍ導入しながら、
処理装置２０内の圧力を１００ｍＴｏｒｒに維持し、高
周波電力を５５０Ｗ印加し、酸素プラズマによって、前
記シリコン窒化膜６の表面処理を６０秒間行った。
【００３３】このプラズマイオン処理によって、図１
（ｂ）に示すように、前記シリコン窒化膜６表面に存在
するピンホール（欠陥）６ａは、前記シリコン窒化膜６
表面に、Ｓｉ-Ｏ、Ｓｉ-ＯＮ結合２５が増加することで
減少、即ち、ピンホール６ａは、閉塞される。上記処理
条件の結果では、前記シリコン窒化膜６の表面から３０
ｎｍ程度の深さの範囲で改質された。
（ｂ）に示すように、前記シリコン窒化膜６表面に存在
するピンホール（欠陥）６ａは、前記シリコン窒化膜６
表面に、Ｓｉ-Ｏ、Ｓｉ-ＯＮ結合２５が増加することで
減少、即ち、ピンホール６ａは、閉塞される。上記処理
条件の結果では、前記シリコン窒化膜６の表面から３０
ｎｍ程度の深さの範囲で改質された。
【００３４】ここで、前記ピンホール６ａが修復できる
深さは、放電圧力、印加電力、周波数により決定される
イオンのエネルギーにより異なるが、イオンエネルギー
が高い場合には、シリコン窒化膜自身が、スパッタリン
グにより減少してしまい、逆に、イオンエネルギーが小
さい場合には、イオンによる表面の改質は起こり難く、
改質される厚さに差はあるが、同様の効果が得られた。
また、基板温度に関しては、１５０℃以下であれば、同
様の効果が得られた。
深さは、放電圧力、印加電力、周波数により決定される
イオンのエネルギーにより異なるが、イオンエネルギー
が高い場合には、シリコン窒化膜自身が、スパッタリン
グにより減少してしまい、逆に、イオンエネルギーが小
さい場合には、イオンによる表面の改質は起こり難く、
改質される厚さに差はあるが、同様の効果が得られた。
また、基板温度に関しては、１５０℃以下であれば、同
様の効果が得られた。
【００３５】前記シリコン窒化膜６の表面処理には、酸
素ガスを用いたが、これに限るわけではなく、Ａｒ、
Ｏ2、Ｎ2から選ばれた少なくとも１種類を含むガスであ
れば、同様の効果が得られる。
素ガスを用いたが、これに限るわけではなく、Ａｒ、
Ｏ2、Ｎ2から選ばれた少なくとも１種類を含むガスであ
れば、同様の効果が得られる。
【００３６】前記表面処理を行った後、図２（ｃ）に示
すように、前記シリコン窒化膜６上に、層間絶縁膜とし
てのシリコン酸化膜７をＣＶＤ法により、膜厚０．７μ
ｍ堆積する。続いて、前記シリコン酸化膜７上に、レジ
ストを回転塗布法にて形成し、乾燥させた後、リソグラ
フィー技術により、前記レジストをパターニングして、
下層Ｃｕ配線と後述する上層Ｃｕ配線を接続するための
ビアホールパターンを有するレジストパターン８を形成
する。
すように、前記シリコン窒化膜６上に、層間絶縁膜とし
てのシリコン酸化膜７をＣＶＤ法により、膜厚０．７μ
ｍ堆積する。続いて、前記シリコン酸化膜７上に、レジ
ストを回転塗布法にて形成し、乾燥させた後、リソグラ
フィー技術により、前記レジストをパターニングして、
下層Ｃｕ配線と後述する上層Ｃｕ配線を接続するための
ビアホールパターンを有するレジストパターン８を形成
する。
【００３７】次いで、図２（ｄ）に示すように、前記レ
ジストパターン８をマスクとして、Ｃ4Ｆ8／ＣＯ／Ａｒ
／Ｏ2等の混合ガスを用いて、ＲＩＥ法により、前記下
層Ｃｕ配線５上の前記シリコン酸化膜７部分に、ビアホ
ール９ａを前記シリコン窒化膜６に達するように形成す
る。
ジストパターン８をマスクとして、Ｃ4Ｆ8／ＣＯ／Ａｒ
／Ｏ2等の混合ガスを用いて、ＲＩＥ法により、前記下
層Ｃｕ配線５上の前記シリコン酸化膜７部分に、ビアホ
ール９ａを前記シリコン窒化膜６に達するように形成す
る。
【００３８】次いで、図２（ｅ）に示すように、前記レ
ジストパターン８を酸素プラズマ処理により剥離する。
ジストパターン８を酸素プラズマ処理により剥離する。
【００３９】この酸素プラズマ処理は、従来と同様に、
酸素流量：９０００ｓｃｃｍ、放電圧力：２．０Ｔｏｒ
ｒ、半導体基板温度：２５０℃に制御されたアッシング
装置において行った。
酸素流量：９０００ｓｃｃｍ、放電圧力：２．０Ｔｏｒ
ｒ、半導体基板温度：２５０℃に制御されたアッシング
装置において行った。
【００４０】前記レジストパターン剥離工程において
は、前記シリコン窒化膜６の表面にピンホール６ａが存
在しないため、前記下層Ｃｕ配線５表面は、従来のよう
に前記シリコン窒化膜６のピンホール６ａを通して高温
の酸素雰囲気に晒されて酸化することはない。
は、前記シリコン窒化膜６の表面にピンホール６ａが存
在しないため、前記下層Ｃｕ配線５表面は、従来のよう
に前記シリコン窒化膜６のピンホール６ａを通して高温
の酸素雰囲気に晒されて酸化することはない。
【００４１】前記レジストパターン剥離工程後、硫酸過
水処理、塩酸過水処理等の酸性処理により洗浄を行う。
この工程においても、前記シリコン窒化膜６の表面にピ
ンホール６ａが存在しないため、前記下層Ｃｕ配線５表
面は、従来のように前記シリコン窒化膜６のピンホール
６ａを通して酸性溶液に晒されて酸化することはない。
水処理、塩酸過水処理等の酸性処理により洗浄を行う。
この工程においても、前記シリコン窒化膜６の表面にピ
ンホール６ａが存在しないため、前記下層Ｃｕ配線５表
面は、従来のように前記シリコン窒化膜６のピンホール
６ａを通して酸性溶液に晒されて酸化することはない。
【００４２】次いで、図２（ｆ）に示すように、前記シ
リコン酸化膜７をマスクとして、ＲＩＥ法により、前記
ビアホール９ａ底面に露呈する前記シリコン窒化膜６部
分をエッチング除去してビアホール９ｂを形成する。
リコン酸化膜７をマスクとして、ＲＩＥ法により、前記
ビアホール９ａ底面に露呈する前記シリコン窒化膜６部
分をエッチング除去してビアホール９ｂを形成する。
【００４３】本実施形態では、ＣＨＦ3／Ａｒ／Ｏ2等の
混合ガスを用い、４００Ｗの電力、４０℃の基板温度で
もって行った。
混合ガスを用い、４００Ｗの電力、４０℃の基板温度で
もって行った。
【００４４】次いで、図３（ｇ）に示すように、前記半
導体基板１上面全体に、スパッタ法より、Ｔｉ/ＴｉＮ
または、Ｎｂ等のバリアメタル層１０を膜厚０．０１５
μｍ形成し、続いて、Ｃｕ膜１１をスパッタ法で膜厚
０．０１μｍ積層形成した後、メッキ法により膜厚０．
６μｍ形成して前記ビアホール９内にＣｕ膜１１を埋め
込む。
導体基板１上面全体に、スパッタ法より、Ｔｉ/ＴｉＮ
または、Ｎｂ等のバリアメタル層１０を膜厚０．０１５
μｍ形成し、続いて、Ｃｕ膜１１をスパッタ法で膜厚
０．０１μｍ積層形成した後、メッキ法により膜厚０．
６μｍ形成して前記ビアホール９内にＣｕ膜１１を埋め
込む。
【００４５】次いで、図３（ｈ）に示すように、前記ビ
アホール９内の前記バリアメタル層１０及び前記Ｃｕ膜
１１を残して、前記シリコン酸化膜７上の余分な前記バ
リアメタル層１０及び前記Ｃｕ膜１１をＣＭＰ法により
除去することにより、前記ビアホール９内に前記下層Ｃ
ｕ配線５と後述する上層Ｃｕ配線とを接続するための、
ビアプラグ１２を形成することで、１層目に対応するＣ
ｕ配線を形成する。
アホール９内の前記バリアメタル層１０及び前記Ｃｕ膜
１１を残して、前記シリコン酸化膜７上の余分な前記バ
リアメタル層１０及び前記Ｃｕ膜１１をＣＭＰ法により
除去することにより、前記ビアホール９内に前記下層Ｃ
ｕ配線５と後述する上層Ｃｕ配線とを接続するための、
ビアプラグ１２を形成することで、１層目に対応するＣ
ｕ配線を形成する。
【００４６】次いで、図３（ｉ）に示すように、前記ビ
アプラグ１２上にバリアメタルそう４と上層Ｃｕ配線１
３を形成し、前記上層Ｃｕ配線１３を２層目の下層Ｃｕ
配線５として、上述の工程を繰り返して多層配線を形成
する。
アプラグ１２上にバリアメタルそう４と上層Ｃｕ配線１
３を形成し、前記上層Ｃｕ配線１３を２層目の下層Ｃｕ
配線５として、上述の工程を繰り返して多層配線を形成
する。
【００４７】本実施形態のＣｕ多層配線の形成方法によ
れば、前記シリコン窒化膜６表面をプラズマイオン処理
することにより、前記シリコン窒化膜６表面に存在する
ピンホール６ａは閉塞される。
れば、前記シリコン窒化膜６表面をプラズマイオン処理
することにより、前記シリコン窒化膜６表面に存在する
ピンホール６ａは閉塞される。
【００４８】そのため、前記レジストパターン剥離工程
においては、前記シリコン窒化膜６の表面にピンホール
６ａが存在しないため、前記下層Ｃｕ配線５表面は、従
来のように前記シリコン窒化膜６のピンホール６ａを通
して高温の酸素雰囲気に晒されて酸化することはない。
また、前記レジストパターン剥離後の洗浄工程において
も、前記シリコン窒化膜６の表面にピンホール６ａが存
在しないため、前記下層Ｃｕ配線５表面は、従来のよう
に前記シリコン窒化膜６のピンホール６ａを通して酸性
溶液に晒されて酸化することはない。
においては、前記シリコン窒化膜６の表面にピンホール
６ａが存在しないため、前記下層Ｃｕ配線５表面は、従
来のように前記シリコン窒化膜６のピンホール６ａを通
して高温の酸素雰囲気に晒されて酸化することはない。
また、前記レジストパターン剥離後の洗浄工程において
も、前記シリコン窒化膜６の表面にピンホール６ａが存
在しないため、前記下層Ｃｕ配線５表面は、従来のよう
に前記シリコン窒化膜６のピンホール６ａを通して酸性
溶液に晒されて酸化することはない。
【００４９】従って、下層Ｃｕ配線とビアプラグとの接
触抵抗及び下層配線の抵抗増大を招くことがなく、半導
体集積回路装置の高集積・高速化が可能となる、また、
多層配線、ひいては装置の信頼性を向上できる。
触抵抗及び下層配線の抵抗増大を招くことがなく、半導
体集積回路装置の高集積・高速化が可能となる、また、
多層配線、ひいては装置の信頼性を向上できる。
【００５０】なお、本発明は、上記実施形態のＣｕ多層
配線の形成に限定されず、その要旨を逸脱しない範囲
で、種々、変形実施可能なことは勿論である。
配線の形成に限定されず、その要旨を逸脱しない範囲
で、種々、変形実施可能なことは勿論である。
【００５１】
【発明の効果】以上、詳述したように本発明によれば、
下層配線とビアプラグとの接触抵抗及び下層配線の抵抗
増大を招くことがなく、且つ半導体集積回路装置の高集
積・高速化が可能となる、また、多層配線、ひいては装
置の信頼性を向上できる。
下層配線とビアプラグとの接触抵抗及び下層配線の抵抗
増大を招くことがなく、且つ半導体集積回路装置の高集
積・高速化が可能となる、また、多層配線、ひいては装
置の信頼性を向上できる。
【図１】図１は、本発明の実施の形態に係わる多層配線
の形成方法を示す工程断面図である。
の形成方法を示す工程断面図である。
【図２】図２は、本発明の実施の形態に係わる多層配線
の形成方法を示す工程断面図である。
の形成方法を示す工程断面図である。
【図３】図３は、本発明の実施の形態に係わる多層配線
の形成方法を示す工程断面図である。
の形成方法を示す工程断面図である。
【図４】図４は、本発明の実施の形態に係わる多層配線
の形成方法に用いられるプラズマイオン処理装置の概念
図である。
の形成方法に用いられるプラズマイオン処理装置の概念
図である。
【図５】図５は、従来の多層配線の形成方法を示す工程
断面図である。
断面図である。
【図６】図６は、従来の多層配線の形成方法を示す工程
断面図である。
断面図である。
【図７】図７は、従来の多層配線の形成方法を示す工程
断面図である。
断面図である。
１、１００…半導体基板 ２、１０１…シリコン酸化膜（絶縁膜） ３…配線溝 ４、１０、１４、１０３、、１０９、１１３…バリアメ
タル層 ５、１０４…下層Ｃｕ配線（下層配線） ６、１０５…シリコン窒化膜 ６ａ、１０５ａ…ピンホール（欠陥） ７、１０６…シリコン酸化膜（層間絶縁膜） ８、１０７…レジストパターン ９、９ａ、９ｂ、１０８、１０８ａ、１０８ｂ…ビアホ
ール １１、１１０…Ｃｕ膜 １２、１１１…ビアプラグ １３、１１２…上層Ｃｕ配線（上層配線） ２０…プラズマイオン処理装置 ２１…高周波電力 ２２…試料台 ２３…冷却機構
タル層 ５、１０４…下層Ｃｕ配線（下層配線） ６、１０５…シリコン窒化膜 ６ａ、１０５ａ…ピンホール（欠陥） ７、１０６…シリコン酸化膜（層間絶縁膜） ８、１０７…レジストパターン ９、９ａ、９ｂ、１０８、１０８ａ、１０８ｂ…ビアホ
ール １１、１１０…Ｃｕ膜 １２、１１１…ビアプラグ １３、１１２…上層Ｃｕ配線（上層配線） ２０…プラズマイオン処理装置 ２１…高周波電力 ２２…試料台 ２３…冷却機構
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 基之 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 宮島 秀史 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 山田 展英 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F033 HH07 HH11 HH12 HH18 HH33 JJ07 JJ11 JJ18 JJ27 JJ33 KK07 KK11 KK12 KK27 KK33 MM01 MM12 MM13 NN05 NN07 PP15 PP27 QQ00 QQ09 QQ13 QQ28 QQ48 RR04 RR06 RR08 SS11 XX00 XX07 XX09 XX18 XX20
Claims (5)
- 【請求項１】半導体基板上に形成された絶縁膜の表面
に、下層配線を形成する第１の工程と、 少なくとも前記下層配線の表面にシリコン窒化膜を形成
する第２の工程と、 前記シリコン窒化膜を表面処理して、少なくとも該シリ
コン窒化膜表面のピンホールを閉塞する第３の工程と、 少なくとも前記シリコン窒化膜の表面に層間絶縁膜を形
成する第４の工程と、 前記層間絶縁膜上にビアホールパターンを有するマスク
を形成する第５の工程と、 前記マスクを用いて前記下層配線上の前記層間絶縁膜部
分に、前記シリコン窒化膜に達するビアホールを形成す
る第６の工程と、 前記層間絶縁膜をマスクに、前記シリコン窒化膜を除去
して前記下層配線の表面に達するビアホールを形成する
第７の工程と、 前記ビアホール内に金属膜を堆積し、ビアプラグを形成
する第８の工程とを具備することを特徴とする多層配線
の形成方法。 - 【請求項２】前記第１の工程における下層配線は、銅か
らなることを特徴とする請求項１に記載の多層配線の形
成方法。 - 【請求項３】前記第３の工程は、プラズマイオン処理に
より、前記シリコン窒化膜のピンホールを閉塞すること
を特徴とする請求項１、または２に記載の多層配線の形
成方法。 - 【請求項４】前記プラズマイオン処理においては、Ａ
ｒ、Ｏ2、Ｎ2から選ばれた少なくとも１種類を含むガス
が用いられ、前記半導体基板に高周波電力が印加されて
なることを特徴とする請求項３に記載の多層配線の形成
方法。 - 【請求項５】前記第３の工程は、シリコン窒化膜表面に
ＳｉＯＮ結合を形成して、ピンホールを閉塞することを
特徴とする請求項１、または２に記載の多層配線の形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001011301A JP2002217290A (ja) | 2001-01-19 | 2001-01-19 | 多層配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001011301A JP2002217290A (ja) | 2001-01-19 | 2001-01-19 | 多層配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002217290A true JP2002217290A (ja) | 2002-08-02 |
Family
ID=18878450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001011301A Pending JP2002217290A (ja) | 2001-01-19 | 2001-01-19 | 多層配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002217290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7731338B2 (en) | 2003-12-26 | 2010-06-08 | Samsung Electronics Co., Ltd. | Ink-jet printer head having laminated protective layer and method of fabricating the same |
-
2001
- 2001-01-19 JP JP2001011301A patent/JP2002217290A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7731338B2 (en) | 2003-12-26 | 2010-06-08 | Samsung Electronics Co., Ltd. | Ink-jet printer head having laminated protective layer and method of fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050414 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |