KR20050007638A - 반도체 소자의 듀얼 다마신 패턴 형성방법 - Google Patents

반도체 소자의 듀얼 다마신 패턴 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 듀얼 다마신 패턴 형성방법에 관한 것으로, 비아홀(via hole)이 형성된 후 전체 구조 상부면을 따라 라이너 산화막(liner oxide)을 증착하여 질화물질로 이루어진 식각정지막 또는 확산방지막 등이 후속 공정을 통해 형성되는 포토레지스트 패턴(photoresist pattern)과 직접 접촉되는 것을 방지함으로써 비아홀 포이즈닝(poisoning) 현상과 고립된 비아홀에서의 식각 정지현상 등을 방지할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성방법이 개시된다.

Description

반도체 소자의 듀얼 다마신 패턴 형성방법{Method for forming a dual damascene pattern in semiconductor device}
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성방법에 관한 것으로, 특히 듀얼 다마신 공정에서 발생되는 비아홀 포이즈닝(poisoning) 현상과 고립된 비아홀에서의 식각정지(etch stop) 현상 등을 방지할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성방법에 관한 것이다.
반도체 소자 또는 전자 소자 등에 있어서는, 금속배선 형성기술로서 절연막 상에 알루미늄(Al) 또는 텅스텐(W) 등과 같은 도전체막이 증착된 후, 상기 도전체막이 통상의 포토리소그래피(photolithography) 공정 및 건식식각(dry etching) 공정을 통해 패터닝됨으로써 금속배선이 형성되는 기술이 확립되어 이 분야에서 널리 이용되고 있다. 특히, 최근에는 반도체 소자 중에서 고집적화와 고성능화가 요구되는 로직(logic) 소자를 중심으로 해서 RC 지연을 줄이기 위한 일환으로 알루미늄 또는 텅스텐 대신에 구리(Cu)와 같이 비저항이 낮은 금속을 배선으로 이용하는 방법이 연구되고 있다. 상기 RC에서, 'R'은 배선 저항을 나타내고, 'C'는 절연막의 유전율을 나타낸다.
구리를 이용한 금속배선 형성공정은 알루미늄 또는 텅스텐을 이용한 금속배선 형성공정에 비해 패터닝 공정이 어렵다. 이에 따라, 먼저 트렌치(trench)를 형성한 후 상기 트렌치가 매립되도록 금속배선을 형성하는 소위 '다마신(damascene)'공정이 사용되고 있다. 일반적으로 사용되는 다마신 공정으로는 싱글 다마신 공정(single damascene)과 듀얼 다마신 공정(Dual damascene)이 있다. 싱글 다마신 공정은 비아홀(via hole)을 형성한 후 도전재료로 상기 비아홀을 매립하고 그 상부에 배선용 트렌치를 형성한 후 다시 배선재료로 상기 트렌치를 매립하여 금속배선을 형성하는 방법이다. 듀얼 다마신 공정은 비아홀과 배선용 트렌치를 형성한 후 배선재료를 연속적으로 비아홀과 배선용 트렌치를 매립하여 금속배선을 형성하는 방법이다. 이 외에도 다양한 방법들이 제시되고 있다.
그러나, 이러한 다양한 다마신 패턴 형성공정시에는 노광장비가 가지고 있는 적층능력의 한계로 인하여 비아홀과 트렌치 간의 적층오류(misalignment)가 발생된다. 이로 인하여, 구리 금속배선 매립을 위한 층간절연막 식각공정은 많은 제약을 받게 된다. 더욱이 층간절연막 식각공정시 도 8에 도시된 바와 같이 비아홀 포이즈닝(poisoning) 현상이 발생된다. 또한, 고립된 비아홀(isolated via hole)(즉, 비아홀이 조밀하게 형성된 지역과 떨어져 고립되게 형성된 비아홀)에서는 식각정지(etch stop) 현상이 발생된다.
비아홀 포이즈닝 현상은 선(先)비아 방식으로 듀얼 다마신 공정, 즉 건식식각공정을 통해 비아홀을 우선적으로 형성하고, 트렌치를 형성하기 위한 트렌치 형성용 식각 마스크를 패터닝한 후 발생된다. 그 원인은 비아홀 건식식각공정과 포토레지스트 패턴 제거공정 등에서 사용된 N2가스와 NH3가스와, 막(film) 증착시의 질소 성분이 포함된 가스, 즉 NH3가스 등이 사용됨에 따라 발생된다라고 보고 되고있다. 일례로, 상기 비아홀 포이즈닝 현상은 트렌치 형성용 식각 마스크를 형성하는 공정에서 발생된다. 일반적으로, 포토레지스트(photoresist)를 도포하고 포토 마스크(photo mask)를 이용한 노광공정후 실시되는 현상공정에서 알칼리성인 현상액에 의해 노광된 부위에서 발생된 산성의 H+가 중성(H2O)으로 변화되면서 용해되어야 한다. 그러나, 비아홀내에 잔류되어 있는 NH+, NH2 +, NH3 +등에 의해 H+가 비아홀 상부까지 용해되지 않고 비아홀 내에 잔류됨에 따라 버섯모양의 포이즈닝 현상이 발생된다.
고립된 비아홀의 식각정지 현상은 유전상수가 2.0 내지 2.8 대역의 OSG(Organo Silica Glass)막 등을 이용하여 층간절연막을 형성할 경우, 막 내의 카본(carbon) 성분에 의하여 발생된다. 이는, 비아홀 형성공정시 고립된 비아홀 주위의 포토레지스트 패턴의 면적에 비해 주변(즉, 비아홀이 형성되지 않는 지역)의 포토레지스트 패턴의 면적이 넓기 때문이다. 또한, 하부 금속배선과 상부 금속배선 간의 층간 정전용량(interlayer capacitance)을 낮추기 위해 유전상수가 낮은 SiC 등을 식각 정지막 또는 구리 확산방지막 등으로 이용되는데, 이러한 막에 대한 선택비를 높이는 방법으로 CxHyFz(x,y,z는 0 또는 자연수) 가스를 주(main) 식각가스로 이용한 건식식각공정이 이용되는 경우 C/F 비율을 높일 수 밖에 없다. 이에 따라, 고립된 비아홀에서 식각이 안정적으로 이루어지지 않고 공정 중에 식각이 정지되는 식각정지 현상이 발생된다.
따라서, 본 발명의 바람직한 실시예는 듀얼 다마신 공정에서 발생되는 비아홀 포이즈닝(poisoning) 현상과 고립된 비아홀에서의 식각정지(etch stop) 현상 등을 방지하는데 그 목적이 있다.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 8은 종래기술에 따른 듀얼 다마신 패턴 형성공정에 의해 비아홀 포이즈닝(poisoning) 현상이 발생된 SEM 사진이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 12 : 반도체 구조물층
14 : 제1 층간절연막 16 : 하부 금속배선
18 : 확산방지막 20 : 제2 층간절연막
22 : 식각정지막 24 : 제3 층간절연막
26 : 캡핑층 28 : 제1 반사방지막
30 : 비아홀 식각 마스크 32 : 비아홀
34 : 라이너 산화막 36 : 제2 반사방지막
38 : 트렌치 식각 마스크 40 : 트렌치
본 발명의 일측면에 따르면, 하부 금속배선이 형성된 반도체 기판이 제공되는 단계와, 전체 구조 상부에 확산방지막, 제1 및 제2 층간절연막이 형성되는 단계와, 비아홀 식각 마스크를 이용한 식각공정을 통해 상기 제1 및 제2 층간절연막이 패터닝되어 비아홀이 형성되는 단계와, 상기 비아홀의 내부면을 따라 라이너 산화막이 형성되는 단계와, 상기 비아홀이 매립되도록 반사방지막이 증착되는 단계와, 트렌치 식각 마스크를 이용한 식각공정을 통해 상기 트렌치가 형성되는 단계와, 상기 제1 및 제2 층간절연막과의 식각 선택비가 높도록 세정공정을 실시하여 상기 라이너 산화막이 제거되고, 이로 인하여 상기 확산방지막이 노출되는 단계와, 상기 단계에서 노출되는 상기 확산방지막을 제거하여 상기 하부 금속배선의 일부를 노출시키는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1 내지 도 7에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다.
도 1을 참조하면, 소정의 반도체 구조물층(12)이 형성된 반도체 기판(10)이 제공된다. 여기서, 상기 반도체 구조물층(12)은 트랜지스터, 메모리 셀, 캐패시터, 접합층 및 도전층 등이 포함될 수 있다. 이후, 상기 반도체 구조물층(12) 상에는 저유전 물질로, 예컨대, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass), 실리콘 산화물, 불소 함유 실리콘 산화물 또는 불소 함유 산화물 등을 이용하여 절연막(이하, '제1 층간절연막'이라 함)(14)이 증착된다. 일반적으로, 불소 함유 실리콘 산화물은 실리콘 산화물보다 낮은 유전율을 가지며, 이러한 유전율은 불소 함유량을 조절하여 그 제어가 가능하다. 상기 제1 층간절연막(14)이 형성된 후, 리소그래피 공정을 실시하여 상기 제1 층간절연막(14)에 콘택홀(미도시)이 형성되고, 상기 콘택홀이 매립되도록 하부 금속배선(16)이 순차적으로 형성된다. 이때, 하부 금속배선(16)은 Cu, W, Al, Pt, Pd, Ru, St, Rh 및 Co 중 어느 하나의 금속물질로 형성될 수 있다. 소자의 특성을 고려하여 Cu로 형성되는 것이 바람직하다. 한편, 하부 금속배선(16)이 증착되기전 상기 콘택홀의 내부면에는 베리어막이 형성될 수 있으며, 이때, 상기 베리어막은 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co 및 CoSi2중 어느 하나 또는 이 들이 적어도 2층으로 적층된 구조로 형성될 수 있다.
상기 하부 금속배선(16)이 형성된 후, 전체 구조 상부에는 확산방지막(18), 제2 층간절연막(20), 제3 층간절연막(24), 캡핑층(capping layer; 26) 및 제1 반사방지막(28)이 형성된다. 확산방지막(18)은 SiN, SiC, SiON 등으로 형성될 수 있으나, OSG막으로 형성되는 제2 층간절연막(20) 간의 식각 선택비를 고려하여 SiN 또는 SiON 으로 형성되는 것이 바람직하며, 100Å 내지 1000Å의 두께로 형성된다. 제2 층간절연막(20)은 OSG막으로 형성되고, 1000Å 내지 7000Å의 두께로 형성된다. 제3 층간절연막(24)은 제2 층간절연막(20)과 동일하게 OSG막으로 형성되고, 1000Å 내지 7000Å의 두께로 형성된다. 캡핑층(26)은 SiON 또는 SiN 등으로 형성될 수 있다. 제1 반사방지막(28)은 유기물(organic) 또는 무기물(inorganic)로 형성될 수 있다. 이어서, 전체 구조 상부에는 포토레지스트(미도시)가 도포된 후 포토 마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(이하, '비아홀 식각 마스크'라 함)(30)이 형성된다. 이때, 제2 및 제3 층간절연막(20 및 24) 간에는 식각정지막(22)이 형성될 수 있다. 이 경우, 상기 식각정지막(22)은 SiN, SiC, SiON 등으로 형성될 수 있으나, OSG막으로 형성되는 제2 및 제3 층간절연막(20 및 24) 간의 식각 선택비를 고려하여 SiN 또는 SiON 으로 형성되는 것이 바람직하며, 100Å 내지 1500Å으로 형성된다.
도 2를 참조하면, 비아홀 식각 마스크(30)를 이용한 식각공정을 실시하여 노출되는 제1 반사방지막(28)이 패터닝된다. 이때, 상기 식각공정은 건식식각공정으로 실시되고, O2, N2및 CxFyHz(x,y,z는 0 또는 자연수) 중 적어도 어느 하나의 주 식각가스와, Ar, He 등의 첨가가스를 이용하여 실시된다. 이로써, 패터닝되는 제1 반사방지막(28)을 통해 캡핑층(26)의 일부가 노출된다.
도 3을 참조하면, 도 2에서 실시된 제1 반사방지막(28) 패터닝공정과 인시튜(in-situ)로 상기 비아홀 식각 마스크(30)를 이용한 식각공정을 실시하여 비아홀(32)이 형성된다. 이때, 상기 식각공정은 건식식각방식으로 실시되고, CxFyHz(x,y,z는 0 또는 자연수)을 이용한 식각가스와 O2, N2, Ar, He 가스 등이 이용된다. 이후, 스트립 공정(strip)을 통해 상기 비아홀 식각 마스크(30)는 제거된다. 그런 다음, 전체 구조 상부면의 단차를 따라 라이너 산화막(liner oxide; 34)이 증착된다. 이때, 라이너 산화막(34)은 TEOS(Tetra Ethyle Ortho Silicate), LTO(Low Temperature Oxide) 등으로 형성될 수 있으며, 30Å 내지 1500Å의 두께로 형성된다. 여기서, 라이너 산화막(34)은 후속 트렌치 식각 마스크(38; 도 4참조)용 포토레지스트 패턴과, SiN막으로 형성되는 캡핑층(26), 식각정지막(22) 또는 확산방지막(18)이 서로 직접 접촉되는 것을 방지하는 기능을 한다. 또한, 상기 라이너 산화막(34)은 제2 및 제3 층간절연막(20 및 24)이 외부로 노출되어 산화되는 것을 방지하는 기능을 한다.
도 4를 참조하면, 도 3에서 비아홀(32)이 형성된 후, 상기 비아홀(32)이 매립되도록 제2 반사방지막(36)이 증착된다. 이때, 제2 반사방지막(36)은 유기물 또는 무기물로 증착될 수 있다. 이어서, 전체 구조 상부에는 포토레지스트(미도시)가 도포된 후 포토 마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(이하, '트렌치 식각 마스크'라 함)(38)이 형성된다.
도 5를 참조하면, 도 4에서 형성된 트렌치 식각 마스크(38)를 이용한 식각공정을 실시하여 트렌치(40)가 형성된다. 이때, 상기 식각공정시 식각정지막(22)은 베리어(barrier)로 이용된다. 상기 식각공정은 라이너 산화막(34)과 제3 층간절연막(24) 간의 식각률이 동일하게 되도록 실시되는 것이 바람직하다. 이를 위하여, 상기 식각공정은 CxFyHz(x,y,z는 0 또는 자연수) 가스를 주 식각가스로 하는 경우 C/F 비율을 변화(즉, x,y 비율조정 또는 첨가가스인 O2, N2의 첨가량을 조절)시켜 쉽게 제어가 가능하다. 이후, 스트립 공정을 통해 상기 트렌치 식각 마스크(38)는 제거된다. 상기 스트립 공정후 전체 구조 상부에 대하여 세정공정이 실시될 수 있다.
도 6을 참조하면, 도 5에서 잔류되는 라이너 산화막(34)이 제거된다. 이때, 상기 라이너 산화막(34)은 HF 또는 BOE(Buffered Oxide Etchant) 등의 불소계 용액을 이용한 세정공정을 통해 제거된다. 여기서, 라이너 산화막(34) 만이 제거되는 이유는 제2 및 제3 층간절연막(20 및 24)이 OSG막으로 형성되기 때문이다. 즉, OSG막은 HF 또는 BOE 등의 불소계 용액에 대한 선택비가 높다. 이에 따라, 불소계 용액을 이용하여 세정공정을 실시하면 라이너 산화막(34)만 선택적으로 제거하는 것이 가능하다. 이로써, 비아홀(32) 및 트렌치(40)를 통해 확산방지막(18)이 노출된다.
도 7을 참조하면, 식각공정을 건식식각방식으로 실시하여 도 6에서 노출되는 확산방지막(18)이 제거된다. 이로써, 비아홀(32) 및 트렌치(40)를 통해 하부 금속배선(16)이 노출된다. 이후, 일반적인 공정을 통해 비아홀(32) 및 트렌치(40) 내에는 상부 금속배선(미도시)이 형성된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 바람직한 실시예에서는 듀얼 다마신 패턴 형성방법에서 선(先)비아 방식이 적용되고 있으나, 이는 일례로서 후(後)비아 방식에도 적용가능하다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 비아홀이 형성된 후 전체 구조 상부면을 따라 라이너 산화막을 증착하여 질화물질로 이루어진 식각정지막 또는 확산방지막 등이 후속 공정을 통해 형성되는 포토레지스트 패턴과 직접 접촉되는 것을 방지함으로써 비아홀 포이즈닝(poisoning) 현상과 고립된 비아홀에서의 식각 정지현상 등을 방지할 수 있다.

Claims (7)

  1. (a) 하부 금속배선이 형성된 반도체 기판이 제공되는 단계;
    (b) 전체 구조 상부에 확산방지막, 제1 및 제2 층간절연막이 형성되는 단계;
    (c) 비아홀 식각 마스크를 이용한 식각공정을 통해 상기 제1 및 제2 층간절연막이 패터닝되어 비아홀이 형성되는 단계;
    (d) 상기 비아홀의 내부면을 따라 라이너 산화막이 형성되는 단계;
    (e) 상기 비아홀이 매립되도록 반사방지막이 증착되는 단계;
    (f) 트렌치 식각 마스크를 이용한 식각공정을 통해 상기 트렌치가 형성되는 단계;
    (g) 상기 제1 및 제2 층간절연막과의 식각 선택비가 높도록 세정공정을 실시하여 상기 라이너 산화막이 제거되고, 이로 인하여 상기 확산방지막이 노출되는 단계; 및
    (h) 상기 (g) 단계에서 노출되는 상기 확산방지막을 제거하여 상기 하부 금속배선의 일부를 노출시키는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 층간절연막이 OSG막으로 형성되는 반도체 소자의 듀얼 다마신 패턴 형성방법.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 층간절연막 간에는 상기 트렌치 형성공정시 베리어로 기능하는 식각정지막이 형성되는 단계를 더 포함하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
  4. 제 1 항에 있어서,
    상기 라이너 산화막이 TEOS 또는 LTO막인 반도체 소자의 듀얼 다마신 패턴 형성방법.
  5. 제 1 항에 있어서,
    상기 확산방지막이 SiN 또는 SiON막인 반도체 소자의 듀얼 다마신 패턴 형성방법.
  6. 제 1 항에 있어서,
    상기 제2 층간절연막 상부에 SiN 또는 SiON막으로 캡핑층이 형성되는 단계를 더 포함하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
  7. 제 1 항에 있어서,
    상기 (g) 단계에서 상기 세정공정은 HF 또는 BOE 용액이 사용되는 반도체 소자의 듀얼 다마신 패턴 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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