JP5277552B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5277552B2 JP5277552B2 JP2007071425A JP2007071425A JP5277552B2 JP 5277552 B2 JP5277552 B2 JP 5277552B2 JP 2007071425 A JP2007071425 A JP 2007071425A JP 2007071425 A JP2007071425 A JP 2007071425A JP 5277552 B2 JP5277552 B2 JP 5277552B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- semiconductor device
- copper
- gas
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/312—Organic layers, e.g. photoresist
- H01L21/3121—Layers comprising organo-silicon compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
- H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
Description
微細化が進むにつれ配線間隔が狭くなり、配線の抵抗、配線間の寄生容量が半導体装置の信号伝送速度に大きく影響するようになっている。
このような銅バリア膜については、以下の製造工程で形成される。
還元用ガスとしては、例えば、アンモニア(NH3)を用いる。そして、アンモニアをプラズマにより活性化し、活性化ガスを銅配線101表面に照射させ、自然酸化膜102を除去する。
このように銅配線101上には、銅バリア膜104が形成されるので、銅バリア膜104上に、例えば、層間絶縁膜を積層させても、当該層間絶縁膜への銅拡散が防止される。
本発明はこのような点に鑑みてなされたものであり、半導体装置の電気的信頼性を向上させ、且つ生産性の高い半導体装置の製造方法を提供することを目的とする。
最初に、本発明の半導体装置の製造方法の基本原理について説明する。
図1は半導体装置の製造方法の基本原理を説明するためのフロー図である。
次に、層間絶縁膜内に配設した金属配線の表面に、還元性のプラズマ処理を施す(ステップS2)。その結果、金属配線の表面に形成された自然酸化膜が除去される。尚、この還元性のプラズマ処理は、本発明には必須の構成要件ではない。
続いて、シリコン系ガスを晒した金属配線の表面に、プラズマ処理を施し、金属配線上にシリコン含有層を形成する(ステップS4)。
次に、上記の半導体装置の製造方法の基本原理を基に、以下に示す図2から図5を用いて、半導体装置の製造方法の具体的な方法について説明する。なお、図2から図5には同一の部材に、同一の符号を付している。
先ず、図(A)には、本発明の半導体装置の製造方法で用いる基板の一例が示されている。
図(B)には、層間絶縁膜23上に低誘電率の層間絶縁膜が形成される工程が示されている。
ここで、第1の低誘電率層間絶縁膜31の材質としては、MSQ/HSQ混合ハイブリッド型ポーラスシリカ(触媒化成社製NCS)、ALCAP−S(旭化成社製ポーラスシリカ)、Silk(ダウケミカル社製ポリアリエルエーテル)、FLARE(アライドシグナル社製ポリアリエルエーテル)等を用いる。
続いて、第1の低誘電率層間絶縁膜31上に、例えば、酸化シリコンで構成されるCMP(Chemical Mechanical Polishing)犠牲膜32を膜厚が約30nmとなるように形成する。
CMP犠牲膜32上に、フォトレジスト膜33を塗布した後、フォトリソグラフィによりフォトレジスト膜33を配線溝が形成できるようにパターニングする。
図(A)には、銅層が配線溝34内に形成される工程が示されている。
配線溝34の内壁に、例えば、バリアメタル膜40を膜厚が約30nmとなるように形成する。ここで、バリアメタル膜40の材質は、タンタル(Ta)、窒化タンタル(TaN)、チタン(Ti)、窒化チタン、タングステン、窒化タングステン(WN)、ジルコニウム(Zr)、窒化ジルコニウム(ZrN)またはこれらの積層膜である。
そして、シード層41上に、例えば、膜厚が約500nmとなるように銅層42を例えば、鍍金により形成する。
前工程でCMP犠牲膜32上面から上層に形成された銅層42、シード層41及びバリアメタル膜40をCMPにより除去して、配線溝34内に第1の金属配線である銅配線43を形成する。
図(A)では、銅配線43表面に形成している自然酸化膜を除去する工程が示されている。
具体的には、水素(H2)またはアンモニアの少なくとも一種を含有するガスをプラズマにより活性化し、活性化したプラズマガスを銅配線43表面に照射させることにより自然酸化膜を除去する。この還元性プラズマ処理により、自然酸化膜が還元し、金属表面が露出する。
シリコン系ガスとしては、有機系シランガスを用いることが望ましい。そして、銅配線43表面をシリコン化するために、シリコン系ガスに銅配線43表面を晒す。特に、有機系シランガスは、通常のシランガスよりも金属表面での反応性が劣り、通常のシランガスを用いた場合に比べて、プロセスマージンが広がる特徴がある。従って、300〜450℃の温度範囲でも、プロセス条件の調整により、必要な量のシリコンを銅配線43表面に供給することができる。
なお、有機系シランガスまたは有機系シランガスに希釈ガスを混合させたガスの全圧は、0.5〜50Torrである。
次に、銅配線43表面を所定の条件下でのプラズマ処理を施す。
ここで、本実施例でプラズマ処理に用いた処理装置(図示しない)は、平行平板型のプラズマ処理装置であり、上部電極と下部電極とを備えている。しかし、プラズマ処理は他の形態の装置を用いてもよい。
具体的なプラズマ処理は、先ず、銅配線43表面がシリコン化された基板10を下部電極上に設置する。そして、プラズマ処理装置にプラズマ処理に用いるガスを導入する。
但し、ベースとなるガスは、窒素、アンモニア、水素、希ガス、炭化水素の少なくとも一種のガスを用い、全圧が0.5〜50Torrになるように設定する。
従って、亜酸化窒素、二酸化炭素または酸素については、上記のベースとなるガスを用いてプラズマ処理を行った後に、亜酸化窒素、二酸化炭素または酸素の少なくとも一種のガスをベースとなるガスに添加させ、全圧が0.5〜50Torrになるように設定してもよい。
例えば、上部電極に単周波の交流電圧を印加する場合は、基板10に0.02〜0.8W・cm-2の高周波(10〜300MHz)の交流電圧が印加されるように、上部電極に交流電圧を印加する。
シリコン含有層44の膜厚については、0.1〜10nmになるように、上記のプラズマ処理によって調節する。但し、シリコン含有層44を含めた銅配線43の抵抗が過剰に高くならないためには、シリコン含有層44の膜厚を0.1〜3.0nmに調節するのが好ましい。なお、処理時間は3〜60秒で行う。
図(D)には、銅バリア膜をシリコン含有層に形成する工程が示されている。
なお、銅配線43と銅バリア膜50との間に過剰な密着力を抑制したい場合には、シリコン含有層44と銅バリア膜50との間に、アモルファスシリコン層を形成させてもよい。アモルファスシリコン層を形成すると、シリコン含有層44と銅バリア膜50との間に発生した過剰な密着力が抑制され、半導体装置のストレスマイグレーション耐性がより向上すると考えられる。
続いて、銅配線43の上層に積層させる他の部位に、シリコン含有層を形成させる製造プロセスについて説明する。
図(A)では配線溝及びコンタクトホールを埋設するための溝部が形成される工程が示されている。
第2の低誘電率層間絶縁膜51上に、例えば、酸化シリコンで構成されるストッパ膜52を膜厚が約30nmとなるように形成する。
さらに、第3の低誘電率層間絶縁膜53上に、例えば、酸化シリコンで構成されるCMP犠牲膜54を膜厚が約50nmとなるように成膜する。
配線溝55及びコンタクトホール56の内壁に、例えば、タンタルで構成されるバリアメタル膜60を形成した後、シード層61を形成する。そして、銅層62を配線溝55及びコンタクトホール56内に鍍金により形成させ、銅層62と銅配線43とを電気的に接続させる。
CMPにより第3の低誘電率層間絶縁膜53表面が露出するまで研磨し、第3の低誘電率層間絶縁膜53内に第2の金属配線である銅配線63を配設する。そして、銅配線63上に、図4を用いて説明したと同一の方法によりシリコン含有層64を形成する。さらに、シリコン含有層64上に、銅バリア膜65を形成する。この銅バリア膜65の成分は、窒化シリコン、酸素含有炭化シリコン、窒素含有炭化シリコン、炭化シリコン、または炭素含有酸化シリコンの少なくとも一種の絶縁体である。
先ず、半導体装置Aは、図1に示すフローにより作製した半導体装置であり、具体的には、還元性のプラズマ処理を施した金属配線の表面に、有機系シランガス(4MS)を導入し、その後に、図4(C)に示すプラズマ処理を施し、半導体装置内に上記のシリコン含有層を形成させたものである。
即ち、半導体装置A並びに半導体装置Bの比較検討をすることにより、図4(C)に示すプラズマ処理有無の効果を比較することができる。
この図の横軸は、サンプル種であり、縦軸は複数の半導体装置の不良率(%)を示している。
密着性試験については、上記の半導体装置A対応させた模擬サンプルA、半導体装置Bに対応させた模擬サンプルBを作製し、それらの評価を行った。
この図の横軸は、サンプル種であり、縦軸は複数の半導体装置の不良率(%)を示している。
この図の横軸は、サンプル種であり、縦軸は複数の半導体装置の不良率(%)を示している。
図10はシリコン含有層の成分の一例を説明する図であり、(A)は半導体装置Aのシリコン含有層の成分であり、(B)は半導体装置Dのシリコン含有層の成分である。この図は、XPS(X-ray Photoelectron Spectroscopy)から、その成分を分析したものである。
前記金属配線の表面をシリコン系ガスに晒す工程と、
前記シリコン系ガスを晒した前記金属配線の表面にプラズマ処理を施す工程と、
次いで、全面に第2の絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記3) 前記シリコン系ガスは、有機系シランガスであることを特徴とする付記1記載の半導体装置の製造方法。
(付記7) 前記プラズマ処理では、窒素(N2)、アンモニア(NH3)、水素(H2)、亜酸化窒素(N2O)、二酸化炭素(CO2)、酸素(O2)、希ガス、炭化水素(CXHY)の少なくとも一種のガスを用いることを特徴とする付記1記載の半導体装置の製造方法。
(付記10) 前記金属配線は銅(Cu)を主成分とする配線であり、前記プラズマ処理により、前記金属配線上に銅(Cu)、シリコン(Si)、酸素(O)、窒素(N)、炭素(C)を主たる成分とするシリコン含有層または銅、シリコン、酸素、炭素を主たる成分とするシリコン含有層が形成されることを特徴とする付記1記載の半導体装置の製造方法。
(付記12) 前記第2の絶縁膜の材質が窒化シリコン(SiN)、酸素含有炭化シリコン(SiCO)、窒素含有炭化シリコン(SiCN)、炭化シリコン(SiC)、炭素含有酸化シリコン(SiOC)、窒化ボロン(BN)の少なくとも一種の絶縁体であることを特徴とする付記1記載の半導体装置の製造方法。
(付記15) 前記高周波の交流電圧の電力が0.02〜0.8W・cm-2であることを特徴とする付記13記載の半導体装置の製造方法。
(付記18) 前記還元性プラズマ処理を施す工程、前記シリコン系ガスに晒す工程、前記プラズマ処理を施し、前記シリコン含有層を形成する工程、及び前記シリコン含有層上に前記第2の絶縁膜を形成する工程を300〜450℃中の一定の温度で連続的に処理することを特徴とする付記1記載の半導体装置の製造方法。
11 半導体基材
12 素子分離領域
13a,13b ソース・ドレイン領域
20 MOSトランジスタ
21 ゲート電極
22 ゲート絶縁膜
23 層間絶縁膜
24 コンタクトプラグ
25,40,60 バリアメタル膜
30,52 ストッパ膜
31 第1の低誘電率層間絶縁膜
32,54 CMP犠牲膜
33 フォトレジスト膜
34,55 配線溝
41,61 シード層
42,62 銅層
43,63 銅配線
44,64 シリコン含有層
50,65 銅バリア膜
51 第2の低誘電率層間絶縁膜
53 第3の低誘電率層間絶縁膜
56 コンタクトホール
Claims (10)
- 半導体基板上に形成した第1の絶縁膜内に、銅、銅と他の金属との合金、タングステン、又はタングステンと他の金属との合金である金属配線を配設する工程と、
前記金属配線の表面をシリコン系ガスに晒す工程と、
前記シリコン系ガスを晒した前記金属配線の表面にプラズマ処理を施し、前記金属配線に膜厚が0.1〜3.0nmとなるシリコン含有層を形成する工程と、
前記シリコン含有層を形成する工程の後に、前記金属配線上に第2の絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記シリコン系ガスは、有機系シランガスであることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記有機系シランガスは、テトラメチルシラン(4MS)、トリメチルシリルアセチレン(TMSA)、トリメチルシラン(3MS)、ジメチルシラン(2MS)、テトラメトキシシラン(TMOS)、ジメチルジメトキシラン(DMDMOS)、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ジメチルジエトキシラン(DMDEOS)、ジメチルフェニルシラン(DMPS)、ジフェニルジメトキシラン(DPDMOS)、ジフェニルジエトキシシラン(DPDEOS)、フェニルジエトキシシラン(PDEOS)、ジエトキシメチルシラン(DEMS)の少なくとも一つであることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記シリコン系ガスを窒素(N2)、アンモニア(NH3)、水素(H2)、希ガス、炭化水素(CXHY)の少なくとも一種のガスで希釈して、前記金属配線の表面を前記シリコン系ガスに晒すことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記プラズマ処理では、窒素(N2)、アンモニア(NH3)、水素(H2)、亜酸化窒素(N2O)、二酸化炭素(CO2)、酸素(O2)、希ガス、炭化水素(CXHY)の少なくとも一種のガスを用いることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記プラズマ処理では、窒素(N2)、アンモニア(NH3)、水素(H2)、希ガス、炭化水素(CXHY)の少なくとも一種のガスを用いて前記プラズマ処理を行った後、亜酸化窒素(N2O)、二酸化炭素(CO2)、酸素(O2)の少なくとも一種のガスをさらに添加させて前記プラズマ処理を行うことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記金属配線は銅(Cu)又は銅と他の金属との合金であり、前記プラズマ処理により、前記金属配線上に銅(Cu)、シリコン(Si)、酸素(O)、窒素(N)、炭素(C)を主たる成分とするシリコン含有層または銅、シリコン、酸素、炭素を主たる成分とするシリコン含有層が形成されることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第2の絶縁膜の材質が窒化シリコン(SiN)、酸素含有炭化シリコン(SiCO)、窒素含有炭化シリコン(SiCN)、炭化シリコン(SiC)、炭素含有酸化シリコン(SiOC)、窒化ボロン(BN)の少なくとも一種の絶縁体であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記金属配線を配設する工程の後、前記シリコン系ガスに晒す工程の前に、還元性プラズマ処理を行うことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記還元性プラズマ処理を施す工程、前記シリコン系ガスに晒す工程、前記プラズマ処理を施し、前記シリコン含有層を形成する工程、及び前記シリコン含有層上に前記第2の絶縁膜を形成する工程を300〜450℃中の一定の温度で連続的に処理することを特徴とする請求項9記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007071425A JP5277552B2 (ja) | 2007-03-19 | 2007-03-19 | 半導体装置の製造方法 |
US12/051,193 US8105935B2 (en) | 2007-03-19 | 2008-03-19 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007071425A JP5277552B2 (ja) | 2007-03-19 | 2007-03-19 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008235480A JP2008235480A (ja) | 2008-10-02 |
JP5277552B2 true JP5277552B2 (ja) | 2013-08-28 |
Family
ID=39775178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007071425A Expired - Fee Related JP5277552B2 (ja) | 2007-03-19 | 2007-03-19 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8105935B2 (ja) |
JP (1) | JP5277552B2 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5217272B2 (ja) * | 2007-06-26 | 2013-06-19 | 富士通セミコンダクター株式会社 | 配線の形成方法及び半導体装置の製造方法 |
JP5133852B2 (ja) | 2008-11-13 | 2013-01-30 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法及び半導体装置 |
DE102008063417B4 (de) * | 2008-12-31 | 2016-08-11 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Lokale Silizidierung an Kontaktlochunterseiten in Metallisierungssystemen von Halbleiterbauelementen |
JP5152093B2 (ja) * | 2009-04-24 | 2013-02-27 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
US8741394B2 (en) | 2010-03-25 | 2014-06-03 | Novellus Systems, Inc. | In-situ deposition of film stacks |
JP5654794B2 (ja) * | 2010-07-15 | 2015-01-14 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US8329575B2 (en) * | 2010-12-22 | 2012-12-11 | Applied Materials, Inc. | Fabrication of through-silicon vias on silicon wafers |
US8461683B2 (en) * | 2011-04-01 | 2013-06-11 | Intel Corporation | Self-forming, self-aligned barriers for back-end interconnects and methods of making same |
WO2015112958A1 (en) | 2014-01-27 | 2015-07-30 | Corning Incorporated | Articles and methods for controlled bonding of thin sheets with carriers |
SG11201608442TA (en) | 2014-04-09 | 2016-11-29 | Corning Inc | Device modified substrate article and methods for making |
WO2016187186A1 (en) | 2015-05-19 | 2016-11-24 | Corning Incorporated | Articles and methods for bonding sheets with carriers |
US11905201B2 (en) | 2015-06-26 | 2024-02-20 | Corning Incorporated | Methods and articles including a sheet and a carrier |
US10153351B2 (en) * | 2016-01-29 | 2018-12-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and a method for fabricating the same |
US9711397B1 (en) * | 2016-03-18 | 2017-07-18 | Applied Materials, Inc. | Cobalt resistance recovery by hydrogen anneal |
TW201825623A (zh) | 2016-08-30 | 2018-07-16 | 美商康寧公司 | 用於片材接合的矽氧烷電漿聚合物 |
TWI821867B (zh) | 2016-08-31 | 2023-11-11 | 美商康寧公司 | 具以可控制式黏結的薄片之製品及製作其之方法 |
WO2019118660A1 (en) | 2017-12-15 | 2019-06-20 | Corning Incorporated | Method for treating a substrate and method for making articles comprising bonded sheets |
US11315786B2 (en) * | 2020-03-06 | 2022-04-26 | Nanya Technology Corporation | Semiconductor device structure with fine patterns at different levels and method for forming the same |
CN113517257B (zh) * | 2020-04-09 | 2024-04-16 | 中国科学院微电子研究所 | 半导体结构及其制备方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5447887A (en) * | 1994-04-01 | 1995-09-05 | Motorola, Inc. | Method for capping copper in semiconductor devices |
US6231776B1 (en) * | 1995-12-04 | 2001-05-15 | Daniel L. Flamm | Multi-temperature processing |
JP2809196B2 (ja) * | 1996-05-30 | 1998-10-08 | 日本電気株式会社 | 半導体装置の製造方法 |
WO2000036641A1 (en) * | 1998-12-14 | 2000-06-22 | Frontec Incorporated | Wiring, thin-film transistor substrate with the wiring, method of manufacture thereof, and liquid crystal display device |
JP4955848B2 (ja) * | 2000-02-28 | 2012-06-20 | エルジー ディスプレイ カンパニー リミテッド | 電子素子用基板製造方法 |
JP3886779B2 (ja) * | 2001-11-02 | 2007-02-28 | 富士通株式会社 | 絶縁膜形成用材料及び絶縁膜の形成方法 |
JP4034227B2 (ja) * | 2002-05-08 | 2008-01-16 | Necエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2003347299A (ja) | 2002-05-24 | 2003-12-05 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
US20060281299A1 (en) * | 2004-08-18 | 2006-12-14 | Jei-Ming Chen | Method of fabricating silicon carbide-capped copper damascene interconnect |
US7396759B1 (en) * | 2004-11-03 | 2008-07-08 | Novellus Systems, Inc. | Protection of Cu damascene interconnects by formation of a self-aligned buffer layer |
US7335980B2 (en) * | 2004-11-04 | 2008-02-26 | International Business Machines Corporation | Hardmask for reliability of silicon based dielectrics |
JP4655725B2 (ja) * | 2005-04-01 | 2011-03-23 | パナソニック株式会社 | 半導体装置の製造方法 |
US20070139451A1 (en) * | 2005-12-20 | 2007-06-21 | Somasiri Nanayakkara L | Microfluidic device having hydrophilic microchannels |
US7915166B1 (en) * | 2007-02-22 | 2011-03-29 | Novellus Systems, Inc. | Diffusion barrier and etch stop films |
-
2007
- 2007-03-19 JP JP2007071425A patent/JP5277552B2/ja not_active Expired - Fee Related
-
2008
- 2008-03-19 US US12/051,193 patent/US8105935B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2008235480A (ja) | 2008-10-02 |
US8105935B2 (en) | 2012-01-31 |
US20080233734A1 (en) | 2008-09-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5277552B2 (ja) | 半導体装置の製造方法 | |
JP4090740B2 (ja) | 集積回路の作製方法および集積回路 | |
JP4328725B2 (ja) | 改良された信頼性を有する超低誘電率(k)誘電体を集積化する構造および方法 | |
US7371461B2 (en) | Multilayer hardmask scheme for damage-free dual damascene processing of SiCOH dielectrics | |
US20080182405A1 (en) | Self-aligned air-gap in interconnect structures | |
US7022602B2 (en) | Nitrogen-enriched low-k barrier layer for a copper metallization layer | |
US20100252930A1 (en) | Method for Improving Performance of Etch Stop Layer | |
TW557478B (en) | Semiconductor device and manufacturing method thereof | |
TWI413212B (zh) | 半導體裝置及其製造方法 | |
US10002790B2 (en) | Mechanisms for forming semiconductor device structure with feature opening | |
JP4675258B2 (ja) | 半導体装置の製造方法および半導体装置 | |
JP4527948B2 (ja) | 半導体装置およびその製造方法 | |
JP2004095865A (ja) | 半導体装置およびその製造方法 | |
JP2009182000A (ja) | 半導体装置およびその製造方法 | |
JP2002203899A (ja) | 銅相互接続構造の形成方法 | |
WO2010113375A1 (ja) | 半導体装置及びその製造方法 | |
JP5217272B2 (ja) | 配線の形成方法及び半導体装置の製造方法 | |
JP5396837B2 (ja) | 半導体装置の製造方法 | |
US8334204B2 (en) | Semiconductor device and manufacturing method therefor | |
JP4312785B2 (ja) | 半導体装置 | |
JP2004281837A (ja) | 半導体装置の製造方法 | |
TW200523993A (en) | Method for fabricating semiconductor device | |
JP2007088017A (ja) | 有機絶縁膜とその作製方法,及び有機絶縁膜を用いた半導体装置 | |
JP5408116B2 (ja) | 半導体装置の製造方法 | |
KR100452041B1 (ko) | 반도체 소자의 구리배선 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091211 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120830 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120904 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121105 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121127 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130212 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130401 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130423 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130506 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5277552 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |