CN111261604B

CN111261604B - 半导体元件及其制造方法

Info

Publication number: CN111261604B
Application number: CN201910349746.6A
Authority: CN
Inventors: 丘世仰
Original assignee: Nanya Technology Corp
Current assignee: Nanya Technology Corp
Priority date: 2018-11-30
Filing date: 2019-04-28
Publication date: 2022-09-16
Anticipated expiration: 2039-04-28
Also published as: CN111261604A; US10804184B2; TWI741270B; TW202022925A; US20200176358A1

Abstract

本公开提供一种半导体元件及其制造方法。该半导体元件包括：一半导体基底、一抑制层、多个接触插塞以及多个穿硅通孔。该抑制层设置在该半导体基底的上方；该接触插塞插入该抑制层内；该穿硅通孔从该半导体基底的一背表面延伸到一前表面，该前表面与该背表面相对，其中该穿硅通孔分别与该接触插塞接触。

Description

半导体元件及其制造方法

相关申请的交叉引用

本公开主张2018/11/30申请的美国临时申请案第62/773,602号及2019/02/21申请的美国正式申请案第16/281,360号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。

技术领域

本公开涉及一种半导体元件及其制造方法，特别涉及一种互连结构的半导体元件及其制造方法。

背景技术

常规上将二维(2D)的方法应用于IC集成。为满足消费市场对功能和性能需求以及制造尺寸与成本的考量，促使半导体行业使用垂直三维(3D)的新IC封装，持续开发更具创新性的封装。

3D封装技术的一般优势包括外形尺寸小型化(减小尺寸和重量)，在单个封装中整合异构技术，用短垂直互连替换冗长的2D互连，以及降低功耗。

上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明披露本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开提供一半导体元件，包括：一半导体基底、一抑制层、多个接触插塞以及多个穿硅通孔。该抑制层设置在该半导体基底的上方；该接触插塞插入该抑制层内；该穿硅通孔从该半导体基底的一背表面延伸到一前表面，该前表面与该背表面相对，其中该穿硅通孔分别与该接触插塞接触。

在一些实施例中，该多个穿硅通孔中的每一个的一孔径在距该接触插塞的距离增加的位置处逐渐增加。

在一些实施例中，该半导体元件还包括环绕该接触插塞的一介电层。

在一些实施例中，该多个接触插塞中的每一个的一顶表面与该介电层的一上表面共面。

在一些实施例中，该半导体元件还包括设置在该半导体基底上方并且被该介电层围绕的一半导体部件。

在一些实施例中，该多个接触插塞中的每一个包括一第一导电插塞，设置在该介电层内；以及一第一阻挡层，设置在该第一导电插塞和该介电层之间。

在一些实施例中，该多个穿硅通孔中的每一个包括一第二导电插塞，设置在该半导体基底内；以及一第二阻挡层，设置在该半导体基底和该第二导电插塞之间。

在一些实施例中，该多个穿硅通孔中的每一个还包括设置在该第二阻挡层和该第二导电插塞之间的一种子层。

在一些实施例中，该多个穿硅通孔中的每一个的一端面与该后表面共面。

本公开另提供一种半导体元件的制造方法，包括：提供一半导体基底；在该半导体基底的上方设置一抑制层；在该抑制层内形成多个开口以暴露该半导体基底；在该抑制层和该开口内沉积一介电层；在该介电层内形成多个沟槽以暴露该半导体基底；在该沟槽内沉积一第一导电材料；在该半导体基内形成多个通孔以暴露该第一导电材料；以及在该通孔内沉积一第二导电材料。

在一些实施例中，该开口的一孔径小于该多个沟槽中的每一个的一孔径。

在一些实施例中，该多个通孔中的每一个通孔的一孔径在距该抑制层的距离增加的位置处逐渐增大。

在一些实施例中，该抑制层的部分暴露于该沟槽。

在一些实施例中，该制造方法还包括：在沉积该第一导电材料之前，在该介电层和该沟槽内沉积一第一阻挡层；以及在沉积该第一导电材料之后，执行一第一平坦化工艺以去除该介电层的一上表面上方的该第一阻挡层和该第一导电材料的部分。

在一些实施例中，该制造方法还包括：在该半导体基底的一背表面和该通孔内沉积一第二阻挡层；在沉积第二导电材料之前，在该第二阻挡层的上方沉积一种子层；以及在沉积该第二导电材料之后，执行一第二平坦化工艺以从该后表面去除部分该第二阻挡层、该种子层和该第二导电材料。

在一些实施例中，该制造方法还包括在沉积该抑制层之前形成一半导体部件。

在一些实施例中，使用自对准接触(self-aligned contact，SAC)蚀刻工艺，蚀刻穿过该介电层来形成该沟槽。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的保护范围标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文披露的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离本申请保护范围所界定的本公开的构思和范围。

附图说明

参阅实施方式与保护范围合并考量附图时，可得以更全面了解本申请的公开内容，附图中相同的元件符号是指相同的元件。

图1是顶视图，例示本公开一些实施例的一半导体元件。

图2是图1中沿A-A线的剖视图。

图3是流程图，例示本公开一些实施例的半导体元件的制造方法。

图4至图5是剖视图，例示本公开一些实施例的半导体元件的形成的中间阶段。

图6是顶视图，例示本公开一些实施例的一半导体元件的形成阶段。

图7是图6中沿B-B线的剖视图。

图8至图19是剖视图，例示本公开一些实施例的半导体元件的形成的中间阶段。

图20是剖视图，例示本公开一些替代实施例的一半导体元件。

图21到图23是剖视图，例示本公开一些实施例的半导体元件的形成的中间阶段。

图24是剖视图，例示本公开其他替代实施例的一半导体元件。

图25到图27是剖视图，例示本公开其他替代实施例的半导体元件的形成的中间阶段。

附图标记说明：

10 半导体元件

10A 半导体元件

10B 半导体元件

110 半导体基底

112 前表面

114 背表面

116 通孔

118 侧壁

120 抑制层

122 开口

124 顶表面

126 底表面

130 接触插塞

130A 接触插塞

131 第一导电插塞

132 端面

134 端面

140 介电层

142 上表面

144 沟槽

146 低表面

150 穿硅通孔

150B 穿硅通孔

151 第二导电插塞

152 端面

160 互连结构

160A 互连结构

160B 互连结构

170 半导体部件

180 第一光刻胶层

190 第二光刻胶层

200 第一导电材料

202 顶表面

210 第三光刻胶层

220 第二导电材料

230 第一阻挡层

240 种子层

250 第二阻挡层

300 制造方法

302 步骤

304 步骤

306 步骤

308 步骤

310 步骤

312 步骤

314 步骤

316 步骤

318 步骤

320 步骤

321 步骤

322 步骤

324 步骤

326 步骤

328 步骤

330 步骤

331 步骤

332 步骤

334 步骤

336 步骤

D 孔径

D1 孔径

D2 孔径

D3 孔径

具体实施方式

本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。

“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。

为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技术领域中的技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于实施方式的内容，而是由保护范围定义。

图1是顶视图，例示本公开一些实施例的一半导体元件10，图2是图1中沿A-A线的剖视图。参照图1和图2，半导体元件10包括半导体基底110，设置在半导体基底110上方的抑制层120，插入抑制层120的多个接触插塞130，环绕接触插塞130的介电层140，以及多个穿硅通孔150分别设置在半导体基底110中并且与接触插塞130接触。在一些实施例中，抑制层120、接触插塞130、介电层140和穿硅通孔150共同形成互连结构160。

在一些实施例中，半导体元件10还包括设置在半导体基底110上方并且被介电层140围绕的半导体部件170。在一些实施例中，在形成半导体部件170之后形成互连结构160。在一些实施例中，每个穿硅通孔150的孔径D在距抑制层120的距离增加的位置处逐渐增加。在一些实施例中，当在平面图中观察时，抑制层120具有八边形形状。在一些实施例中，当在平面图中观察时，接触插塞130和穿硅通孔150具有矩形形状。

图3是流程图，例示本公开一些实施例的半导体元件10的制造方法300。图4至图19是示意图，例示本公开的一些实施例的半导体结构10的制备方法300的各种制造阶段。图4至图19的各个的阶段可于图3的制造流程中示意性的说明。在后续说明中，图4至图19中所示的制造步骤对应参照图3中的制造步骤。

参照图4，根据图3中的步骤302，提供半导体基底110。在一些实施例中，半导体基底110是体基底(bulk substrate)。在一些实施例中，适合于半导体基底110的材料的例如包括但不限于硅、绝缘体上硅、蓝宝石上的硅和砷化镓。

接下来，根据图3中的步骤304，在半导体基底110的上方形成半导体部件170。在一些实施例中，半导体部件170可以是金属氧化物半导体(MOS)晶体管。在一些实施例中，可以使用传统工艺步骤形成半导体部件170。

在形成半导体部件170之后，根据图3中的步骤306，在半导体基底110上方沉积抑制层120。在一些实施例中，半导体部件170和抑制层120设置在半导体基底110的同一侧。在一些实施例中，抑制层120设置在半导体基底110的前表面112的的上方。在一些实施例中，前表面112的一部分暴露于抑制层120和半导体部件170。在一些实施例中抑制层120可以与半导体部件170分离。在一些实施例中，抑制层120包括氮化物。在一些实施例中，抑制层120可以由氮化硅(SiN)制成。在一些实施例中，使用化学气相沉积(chemical vapordeposition，CVD)工艺形成抑制层120。

接下来，根据图3中的步骤308，在抑制层120的上方形成第一光刻胶层180。在一些实施例中，第一光刻胶层180完全覆盖抑制层120。然后图案化第一光刻胶层180以暴露抑制层120的一部分，如图5所示。

参照图6和图7，在一些实施例中，根据图3中的步骤310，执行第一图案化工艺以蚀刻抑制层120，因此在抑制层120中产生多个开口122。在一些实施例中，通过去除通过第一光刻胶层180暴露的抑制层120的一部分来形成开口122。在一些实施例中，开口122停止在半导体基底110处。在一些实施例中，开口122可以是矩形开口。在一些实施例中，使用例如等离子体蚀刻的蚀刻工艺来图案化抑制层120。

参见图8，然后，如图3中的步骤312，例如通过灰化工艺去除剩余的第一光刻胶层180。在一些实施例中，开口122从抑制层120的顶表面124延伸到底表面126，底表面126与顶表面124相对。在一些实施例中，前表面112的一部分被暴露于开口122。在一些实施例中，每个开口122具有孔径D1。在一些实施例中，孔径D1小于10微米(μm)。

参照图9，在一些实施例中，根据图3中的步骤314，在抑制层120和半导体部件170的上方沉积介电层140。在一些实施例中，介电层140完全覆盖抑制层120和半导体部件170。在一些实施例中，介电层140沿顶表面124延伸并进入开口122。在一些实施例中，介电层140包括氧化物。在一些实施例中，介电层140可以由二氧化硅制成。在一些实施例中，在沉积介电层140之后，可以执行抛光工艺以获得介电层140的平坦上表面142。在一些实施例中，使用例如CVD工艺或旋涂工艺形成介电层140。

接下来，在一些实施例中，根据图3中的步骤316，在介电层140的上方形成第二光刻胶层190。然后图案化第二光刻胶层190以暴露介电层140的一部分，如图10所示。在一些实施例中，半导体部件170设置在剩余的第二光刻胶层190的下方。

参照图11，在一些实施例中，根据图3中的步骤318，执行第二图案化工艺以蚀刻介电层140，因此在介电层140中产生多个沟槽144。在一些实施例中，通过去除通过第二光刻胶层190暴露的介电层140的部分来形成沟槽144。在一些实施例中，抑制层120和前表面112的部分暴露于沟槽144。在一些实施例中，使用干式蚀刻工艺图案化介电层140。在一些实施例中，相对于抑制层120的蚀刻，使用高选择性蚀刻的自对准接触(SAC)蚀刻工艺蚀刻介电层140。

参照图12，后根据图3中的步骤320，通过灰化工艺去除剩余的第二光刻胶层190。在一些实施例中，沟槽144从上表面142延伸到下表面146，下表面146与上表面142相对。在一些实施例中，前表面112的一部分暴露于沟槽144。在一些实施例中，每个沟槽144具有孔径D2，孔径D2大于形成在抑制层120中的开口122的孔径D1。

参照图13，在一些实施例中，根据图13中的步骤322，在介电层140的上方和沟槽144内沉积第一导电材料200。在一些实施例中，第一导电材料200可以在上表面142上方延伸。在一些实施例中，第一导电材料200沉积在沟槽144内，直到第一导电材料200的顶表面202高于上表面202。在一些实施例中，第一导电材料200包括钨。在一些实施例中，使用例如CVD工艺形成第一导电材料200。

参照图14，在一些实施例中，根据图3中的步骤324，执行第一平坦化工艺以暴露介电层140。因此，形成多个接触插塞130。在一些实施例中，每个接触插塞130的端面132与介电层140的上表面142共面。在一些实施例中，第一平坦化工艺是例如化学机械抛光(CMP)工艺。

参照图15，半导体基底110的后表面114与前表面112相对。在一些实施例中，根据图3中的步骤326，在半导体基底110的后表面114上形成第三光刻胶层210。然后图案化第三光刻胶层210以暴露后表面114的部分。在一些实施例中，后表面114的暴露部分对应于形成接触塞130的位置。

参照图16，在一些实施例中，根据图16中的步骤328，执行第三图案化工艺以蚀刻半导体基底110，因此在半导体基底110中产生多个通孔116。在一些实施例中，通孔116在接触插塞130(和抑制层120)处停止。在一些实施例中，每个通孔116从后表面114延伸到半导体基底110的前表面112。在一些实施例中，接触插塞130的端面134暴露于通孔116。

参照图17，在一些实施例中，然后例如通过根据图3中的步骤330的灰化工艺去除剩余的第三光刻胶层210。在一些实施例中，每个通孔116具有孔径D3，孔径D3在距接触塞130的距离增加的位置处逐渐增加。

参照图18，在一些实施例中，根据图3中的步骤334，将第二导电材料220沉积在通孔116内。在一些实施例中，第二导电材料220沿后表面114延伸并进入通孔116。在一些实施例中，第二导电材料220包括铜或铜合金，或其他类型的导电材料，包括铝、银、金、钨或它们的组合。在一些实施例中，第二导电材料220的形成方法包括镀工艺(例如电镀工艺)、CVD工艺、物理气相沉积(PVD)工艺或溅射工艺。

参照图19，在一些实施例中，根据图3中的步骤336，执行第二平坦化工艺以暴露半导体基底110。因此，形成多个穿硅通孔150，因此完全形成互连结构160。在所得到的结构中，每个穿硅通孔150的端面152与半导体基底110的后表面114共面。在一些实施例中，穿硅通孔150分别与接触插塞130接触。在一些实施例中，第二平坦化工艺是例如CMP工艺。

图20是剖视图，例示本公开一些替代实施例的一半导体元件10A。图21和图23是剖视图，例示本公开一些实施例的半导体元件10A的形成的中间阶段。除非另有说明，否则这些实施例中的部件的材料和形成方法，与在图4到图19中实施例中相同部件的材料和形成方法基本相同，并用相同的附图标记表示。图20到图23中所示的相同部件的细节因此可以在图4到图19中所示的实施例的讨论中找到。

参照图20，在一些实施例中，半导体元件10A的互连结构160A包括分别与穿硅通孔150接触的多个接触插塞130A。每个接触插塞130A包括设置在介电层140中的第一导电插塞131和设置在第一导电插塞131和介电层140之间的第一阻挡层230。半导体元件10A的形成过程类似于图19所示的半导体元件10的形成过程，除了在形成沟槽144之后，并且在形成穿硅通孔150之前开始形成半导体元件10A之外。例如，图21至23示出了图20所示的半导体元件10A的形成中的中间阶段的剖视图。在这些例性示实施例中，根据图20中的步骤321，在形成沟槽144之后，在介电层140的上方和沟槽144内沉积第一阻挡层230。

在一些实施例中，第一阻挡层230沿着介电层140的上表面142延伸并进入沟槽144。在一些实施例中，第一阻挡层230具有均匀的厚度。在一些实施例中，第一阻挡层230是实质上共形的层。在一些实施例中，第一阻挡层230可以改善将在后续工艺期间形成的第一导电材料200与介电层140的黏附。在一些实施例中，难熔金属，难熔金属氮化物，难熔金属硅氮化物用于第一阻挡层230。在一些实施例中，第一阻挡层230可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化硅钛(TiSN)、氮化钽(TaSiN)等。在一些实施例中，使用例如PVD工艺形成第一阻挡层230。

参照图22，根据图3中的步骤322，在第一阻挡层230的上方沉积第一导电材料200。在一些实施例中，第一导电材料200填充由第一阻挡层230围绕的沟槽144。工艺步骤和用于形成第一导电材料200的材料可以通过参考图13中所示的实施例找到。在一些实施例中，根据图3中的步骤324，然后执行第一平坦化工艺，因此，形成第一导电插塞131和接触插塞130A，如图23所示。在一些实施例中，在第一平坦化工艺期间去除上表面142上方的第一阻挡层230和第一导电材料200。接下来，参照图20，穿硅通孔150分别形成在半导体基底110内并且与接触插塞130接触，因此形成互连结构160A。

图24是剖视图，例示本公开其他替代实施例的一半导体元件10B。图25到图27是剖视图，例示本公开其他替代实施例的半导体元件的形成的中间阶段。除非另有说明，否则这些实施例中的部件的材料和形成方法，与在图4到图19中实施例中相同部件的材料和形成方法基本相同，并用相同的附图标记表示。图24到图27中所示的相同部件的细节因此可以在图4到图19中所示的实施例的讨论中找到。参照图24，在一些实施例中，半导体元件10B的互连结构160B包括分别与接触插塞130接触的多个穿硅通孔150B。在一些实施例中，每个硅通孔150B包括设置在半导体基底110中的第二导电插塞151，环绕第二导电插塞151的种子层240，以及设置在种子层240和半导体基底110之间的第二阻挡层250。

半导体元件10B的形成工艺类似于图19中所示的用于形成半导体元件10的工艺，除了在形成通孔116之后开始形成半导体元件10B之外。例如，图25至图27示出了半导体元件10B的形成中的中间阶段的剖视图。参照图25，在一些实施例中，在形成通孔116之后，根据图3中的步骤331，沉积第二阻挡层250以沿后表面114延伸并进入通孔116。在一些实施例中，第二阻挡层250被覆盖形成以覆盖后表面114、半导体基底110的侧壁118和接触插塞130的端面134。在一些实施例中，第二阻挡层250做为胶合层。在一些实施例中，第二阻挡层250是实质上共形的层。在一些实施例中，第二阻挡层250可以包括钛、氮化钛、钽、氮化钽及其组合，并且可以使用例如PVD工艺形成。

参照图26，在一些实施例中，根据图3中的步骤332，在第二阻挡层250的上方选择地沉积种子层240。在一些实施例中，种子层240可以毯覆形成在第二阻挡层250的上方。在一些实施例中，种子层240具有均匀的厚度。在一些实施例中，种子层240包括铜或铜合金，并且还可以包括例如钨、银、金、铝及其组合的金属。在一些实施例中，种子层240通过PVD工艺形成。在其他实施例中，可以使用其他方法，例如电镀或无电镀的方法。

参照图27，根据图3中的步骤334，沉积第二导电材料220以填充由种子层240围绕的通孔116。可以通过参考图18中所示的实施例找到用于形成第二导电材料220的工艺步骤和材料。在一些实施例中，根据图3中的步骤336，然后执行第二CMP工艺以去除部分第二导电材料220、种子层240和第二阻挡层250，以形成多个导电插塞151，因此，形成互连结构160B，如图24所示。在所得到的结构中，每个导电插塞151的端面153与后表面114共面。

总而言之，利用半导体元件10/10A/10B的形成工艺，穿硅通孔150/150B分别容易与接触插塞130/130A对准，因此防止穿硅通孔150/150B和接触插塞130/130A之间的连接不匹配的问题。

本公开提供一半导体元件，包括：一半导体基底、一抑制层、多个接触插塞以及多个穿硅通孔。该抑制层设置在该半导体基底的上方；该接触插塞插入该抑制层内。该穿硅通孔从该半导体基底的一背表面延伸到一前表面，该前表面与该背表面相对。该穿硅通孔分别与该接触插塞接触。

本公开另提供一种半导体元件的制造方法。该制造方法包括：提供一半导体基底；在该半导体基底的上方设置一抑制层；在该抑制层内形成多个开口以暴露该半导体基底；在该抑制层和该开口内沉积一介电层；在该介电层内形成多个沟槽以暴露该半导体基底；在该沟槽内沉积一第一导电材料；在该半导体基内形成多个通孔以暴露该第一导电材料；以及在该通孔内沉积一第二导电材料。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离本申请保护范围所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技术领域的技术人员可自本公开的披露内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法或步骤包含于本公开的保护范围内。

Claims

1.一种半导体元件，包括：

一半导体基底；

一抑制层，设置在该半导体基底的上方；

多个接触插塞，插入该抑制层内；

多个穿硅通孔，从该半导体基底的一背表面延伸到一前表面，该前表面与该背表面相对，其中该穿硅通孔分别与该接触插塞接触，所述抑制层与所述半导体基底接触，每个所述穿硅通孔的两个端面分别与所述半导体基底的前表面和后表面共面；

环绕该接触插塞的一介电层；以及

设置在该半导体基底上方并且被该介电层围绕的一半导体部件，

所述前表面的一部分暴露于所述抑制层和所述半导体部件。

2.如权利要求1所述的半导体元件，其中该多个穿硅通孔中的每一个的一孔径在距该接触插塞的距离增加的位置处逐渐增加。

3.如权利要求1所述的半导体元件，其中该多个接触插塞中的每一个的一顶表面与该介电层的一上表面共面。

4.如权利要求1所述的半导体元件，其中该多个接触插塞中的每一个包括：

一第一导电插塞，设置在该介电层内；以及

一第一阻挡层，设置在该第一导电插塞和该介电层之间。

5.如权利要求1所述的半导体元件，其中该多个穿硅通孔中的每一个包括：

一第二导电插塞，设置在该半导体基底内；以及

一第二阻挡层，设置在该半导体基底和该第二导电插塞之间。

6.如权利要求5所述的半导体元件，其中该多个穿硅通孔中的每一个还包括设置在该第二阻挡层和该第二导电插塞之间的一种子层。

7.如权利要求1所述的半导体元件，其中该多个穿硅通孔中的每一个的一端面与一后表面共面。

8.一种如权利要求1到7中任一项所述的半导体元件的制造方法，包括：

提供一半导体基底；

在该半导体基底的上方设置一抑制层；

在该抑制层内形成多个开口以暴露该半导体基底；

在该抑制层和该开口内沉积一介电层；

在该介电层内形成多个沟槽以暴露该半导体基底；

在该沟槽内沉积一第一导电材料；

在该半导体基内形成多个通孔以暴露该第一导电材料；以及

在该通孔内沉积一第二导电材料，

其中，所述抑制层与所述半导体基底接触。

9.如权利要求8所述的制造方法，其中该开口的一孔径小于该多个沟槽中的每一个的一孔径。

10.如权利要求8所述的制造方法，其中该多个通孔中的每一个通孔的一孔径在距该抑制层的距离增加的位置处逐渐增大。

11.如权利要求8所述的制造方法，其中该抑制层的部分暴露于该沟槽。

12.如权利要求8所述的制造方法，还包括：

在沉积该第一导电材料之前，在该介电层和该沟槽内沉积一第一阻挡层；以及

在沉积该第一导电材料之后，执行一第一平坦化工艺以去除该介电层的一上表面上方的该第一阻挡层和该第一导电材料的部分。

13.如权利要求8所述的制造方法，还包括：

在该半导体基底的一背表面和该通孔内沉积一第二阻挡层；

在沉积第二导电材料之前，在该第二阻挡层的上方沉积一种子层；以及

在沉积该第二导电材料之后，执行一第二平坦化工艺以从一后表面去除部分该第二阻挡层、该种子层和该第二导电材料。

14.如权利要求8所述的制造方法，还包括在沉积该抑制层之前形成一半导体部件。

15.如权利要求8所述的制造方法，其中使用自对准接触蚀刻工艺，蚀刻穿过该介电层来形成该沟槽。