CN113363273A - 感光阵列及成像装置 - Google Patents
感光阵列及成像装置 Download PDFInfo
- Publication number
- CN113363273A CN113363273A CN202110603866.1A CN202110603866A CN113363273A CN 113363273 A CN113363273 A CN 113363273A CN 202110603866 A CN202110603866 A CN 202110603866A CN 113363273 A CN113363273 A CN 113363273A
- Authority
- CN
- China
- Prior art keywords
- substrate
- pixel
- region
- regions
- photosensitive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000003384 imaging method Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 310
- 238000002955 isolation Methods 0.000 claims abstract description 49
- 125000006850 spacer group Chemical group 0.000 claims description 76
- 238000000605 extraction Methods 0.000 claims description 26
- 239000003990 capacitor Substances 0.000 claims description 19
- 238000007667 floating Methods 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 8
- 238000004891 communication Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 11
- 238000000034 method Methods 0.000 description 18
- 230000008569 process Effects 0.000 description 16
- 206010070834 Sensitisation Diseases 0.000 description 8
- 230000008313 sensitization Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000009826 distribution Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 1
- JYGXADMDTFJGBT-VWUMJDOOSA-N hydrocortisone Chemical compound O=C1CC[C@]2(C)[C@H]3[C@@H](O)C[C@](C)([C@@](CC4)(O)C(=O)CO)[C@@H]4[C@@H]3CCC2=C1 JYGXADMDTFJGBT-VWUMJDOOSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
- H01L27/14605—Structural or functional details relating to the position of the pixel elements, e.g. smaller pixel elements in the center of the imager compared to pixel elements at the periphery
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1463—Pixel isolation structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14687—Wafer level processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
本发明涉及一种感光阵列以及一种包括所述感光阵列的成像装置。所述感光阵列的每个像素区均对应于一个衬底引出区并与对应的衬底引出区的衬底连通，所述衬底引出区用于为对应的像素区的衬底提供电压施加位置，多列像素区包括感光区相对而电荷读取区相背离的两相邻列像素区，所述两相邻列像素区中两个或四个像素区的相邻感光区包围着对应的衬底引出区，该设置便于向各像素区的衬底施加电压以进行等电位操作，并且，设置于衬底中的全隔离体在衬底内横向延伸以分隔相邻的像素区，同时留出间隙使每个像素区与对应的衬底引出区的衬底连通，因而不同像素区的衬底之间隔离效果较佳，可以降低不同像素之间的串扰。
Description
技术领域
本发明涉及感光技术领域，尤其涉及一种感光阵列及一种成像装置。
背景技术
目前得到应用的感光技术从原理区分，主要有CCD(电荷耦合元件)和CMOS(互补金属氧化物半导体)两种，其中CMOS相对于CCD，具有更快的成像速度和更加优良的系统集成能力且可实现更低的功耗。但是，利用CMOS实现的图像传感器的感光阵列中每个像素通常包括至少一个感光二极管和三至六个晶体管，使得感光区的占比较小。随着技术发展，对单位面积内像素数目提升的需求更加迫切，因而单个像素的面积设计得越来越小，CMOS像素的满阱电荷量偏低，导致感光阵列面临着灵敏度下降及动态范围降低的问题。
中国专利CN102938409A公开一种基于复合介质栅MOSFET的双晶体管光敏探测器，该光敏探测器中，每个像素包括主要用于感光的感光晶体管(也称MOS电容)和用于读取光生电荷数量的读取晶体管。所述MOS电容和读取晶体管对应的衬底区域通过浅槽隔离(STI)隔开，且均包括在衬底上依次叠加形成的底层绝缘介质、光电子存储层、顶层绝缘介质和控制栅，源/漏区设置在读取晶体管一侧的衬底中。所述MOS电容和读取晶体管之间的光电子存储层连通，通过控制读取晶体管可以读出曝光过程从MOS电容一侧衬底进入到光电子存储层的光生电荷量。上述光敏探测器的制作可以与集成电路制造工艺兼容，且相较CCD和CMOS，在相同像素尺寸下可实现更高的信噪比以及更高的满阱电荷，因而应用前景广阔。
上述光敏探测器在通过曝光产生光生电荷的过程中，衬底被施加一定的偏压(约-20V～0V)，且每个像素的衬底保持等电位，同时，相邻像素之间需要设置合适的隔离结构来避免光生电荷偏移，防止串扰(cross talk)。为了获得较小尺寸的感光阵列(像素区径向尺寸例如小于1μm，相应地，像素之间的间距也较小)，目前还缺乏能够有效降低串扰、同时又方便对每个像素的衬底施加电压以进行等电位操作的阵列结构。
发明内容
为了使基于上述包括MOS电容和读取晶体管的像素结构实现感光的感光阵列中，像素之间串扰尽可能小，同时不影响对各个像素的衬底施加电压以便于进行等电位操作，本发明提供一种感光阵列以及一种成像装置。
一方面，本发明提供一种感光阵列，所述感光阵列包括衬底和设置于所述衬底中的隔离结构，所述衬底具有行列排布的多个像素区和分布在所述多个像素区之间的衬底引出区，每个所述像素区均包括用于设置MOS电容的感光区以及用于设置读取晶体管的电荷读取区，每个所述像素区均对应于一个所述衬底引出区并与对应的衬底引出区的衬底连通，所述衬底引出区用于为对应像素区的衬底提供电压施压位置，其中，多列所述像素区包括感光区相对而电荷读取区相背离的两相邻列像素区，并且，所述两相邻列像素区包括感光区相邻且与同一所述衬底引出区对应的两个或四个像素区，所述两个或四个像素区的感光区包围着对应的衬底引出区，所述隔离结构包括在厚度方向上贯穿所述衬底的全隔离体，所述全隔离体在所述衬底内横向延伸以分隔相邻的所述像素区，同时留出间隙使每个所述像素区与对应的衬底引出区的衬底连通。
可选的，所述隔离结构包括第一隔离体和第二隔离体，所述第一隔离体和所述第二隔离体分别从所述衬底的上表面和下表面嵌入所述衬底内且均未贯穿所述衬底，并均在所述衬底内横向延伸；其中，至少部分所述全隔离体由上下连接的所述第一隔离体和所述第二隔离体构成。
可选的，所述第一隔离体分隔同一所述像素区中的所述感光区和所述电荷读取区，并分隔每个所述像素区与对应的所述衬底引出区。
可选的，所述第二隔离体分隔相邻的所述像素区，在所述第二隔离体的嵌设范围内，每个所述像素区与周围像素区的衬底之间不连通。
可选的，多列所述像素区包括沿所述像素区的行方向依次排布的多组所述两相邻列像素区；其中，所述全隔离体分隔相邻组的所述两相邻列像素区，或者，相邻组的所述两相邻列像素区仅通过所述第一隔离体分隔。
可选的，所述两相邻列像素区中，感光区相邻且与同一所述衬底引出区对应的两个像素区位于同一行或者同一列，感光区相邻且与同一所述衬底引出区对应的四个像素区位于两相邻行。
可选的，所述两相邻列像素区之间设置有多个所述衬底引出区，每个所述衬底引出区均与感光区相邻的两个或四个所述像素区对应。
可选的，所述两相邻列像素区之间设置的多个所述衬底引出区位于相背离的两列所述电荷读取区之间，并沿所述像素区的列方向与所述感光区排成一列。
可选的，所述全隔离体包围每个所述衬底引出区与对应的像素区从而在所述衬底中形成封闭隔离环。
可选的，在所述两相邻列像素区中，同一行或同一列上相邻两个所述感光区之间均设置有所述全隔离体。
可选的，在所述两相邻列像素区中，同一列上的相邻两个所述像素区共用所述电荷读取区，或者，同一列上的相邻两个所述像素区的所述电荷读取区通过所述全隔离体分隔。
可选的，每个所述像素区均包括位于所述电荷读取区内的一个源设置区和一个漏设置区，所述感光阵列还包括分别对应于所述源设置区和所述漏设置区在所述衬底中形成的源区和漏区。
可选的，所述感光阵列还包括在每个所述像素区的衬底上设置的栅极结构，所述栅极结构跨设在相应像素区的感光区和电荷读取区上，所述栅极结构包括从下至上依次叠加设置的栅极氧化层、浮栅、栅间介质层和控制栅，其中，所述MOS电容包括所述栅极结构和所述感光区的衬底，所述读取晶体管包括所述栅极结构以及相应的所述源区和所述漏区。
一方面，本发明提供一种成像装置，所述成像装置包括上述感光阵列。
本发明提供的感光阵列中，所述衬底引出区与对应像素区的衬底连通，从而通过所述衬底引出区可以向与之对应的像素区的衬底施加电压，且在施加电压时，包围对应衬底引出区的两个或四个像素区的衬底即为等电位，进而便于在所述感光阵列工作时对各像素的衬底进行等电位操作，而且，设置于衬底中的全隔离体在所述衬底内横向延伸以分隔相邻的像素区，同时留出间隙使每个所述像素区与对应衬底引出区的衬底连通，使得不同像素区的衬底之间隔离效果较佳，可以降低不同像素之间的串扰。
本发明提供的成像装置包括上述感光阵列，由于上述感光阵列可降低像素之间的串扰，同时通过向每个像素区的衬底施加电压便于在所述感光阵列工作时对各像素的衬底进行等电位操作，所述感光阵列采用MOS电容和读取晶体管进行感光，像素尺寸可以做得较小，所述成像装置可实现较高质量的感光成像。
附图说明
图1是本发明实施例的感光阵列采用的垂直电荷感光器件的平面示意图。
图2是本发明实施例的感光阵列采用的垂直电荷感光器件的剖面结构以及电连接示意图。
图3A至图3D是本发明实施例的感光阵列中像素区分布的平面示意图。
图4A至图4D是本发明实施例的感光阵列采用的全隔离体的平面示意图。
图5是本发明实施例的感光阵列中采用的全隔离体的截面示意图。
图6A至图6D是本发明实施例的感光阵列中设置于衬底中的第二隔离体的平面示意图。
图7A和图7B是本发明实施例的感光阵列中源区引出位置、漏区引出位置和衬底引出位置的示意图。
附图标记说明：
100-像素区；110-感光区；120-电荷读取区；200-衬底引出区；310-全隔离体；320-第二隔离体。
具体实施方式
以下结合附图和具体的实施例对本发明的感光阵列及成像装置作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明的实施例，本发明的实施例不应该被认为仅限于图中所示区域的特定形状。为了清楚起见，在用于辅助说明本发明实施例的全部附图中，对相同部件原则上标记相同的标号，而省略对其重复的说明。文中“行”和“列”用于表示成一定夹角的两个方向，在一些实施例中，二者可以互换，例如以下实施例中的“相邻行”在一些实施例中相应地被记为“相邻列”。
本发明实施例的感光阵列采用了中国专利CN102938409A公开的双晶体管光敏探测器的像素结构，以下将该像素结构称为垂直电荷感光器件(Vertical-transferring-charge pixel Sensor，VPS)。图1是本发明实施例的感光阵列采用的垂直电荷感光器件的平面示意图。图2是本发明实施例的感光阵列采用的垂直电荷感光器件的剖面结构以及电连接示意图。图2中左侧的剖面结构可以看作图1中AB截面的剖面结构示意图，图2中右侧的剖面结构可以看作图1中CD截面的剖面结构示意图。以下首先结合图1和图2对本发明实施例的感光阵列采用的像素结构和实现感光的过程进行说明。
参照图1和图2，本发明实施例的感光阵列的像素结构包括在衬底上设置的栅极结构，所述栅极结构跨设在衬底上的感光区110、浅沟槽隔离(STI)以及电荷读取区120上，源区(S)和漏区(D)在栅极结构两侧的位于电荷读取区120的衬底中形成。所述栅极结构包括在衬底上从下至上依次叠加设置的栅极氧化层、浮栅、栅间介质层和控制栅；其中，所述感光区110的衬底(例如具有p型轻掺杂，记为p-)和所述栅极结构可作为一MOS电容(如图2中左侧的剖面结构所示)，对应于电荷读取区120，所述衬底内例如形成有p阱区(p well)，p阱区的p型离子掺杂浓度例如大于感光区衬底的p型离子掺杂浓度。所述源区和漏区在p阱区的顶部形成，所述源区和漏区例如具有n型重掺杂(n+)，所述栅极结构及在下方电荷读取区120的衬底中设置的源区和漏区可作为一读取晶体管(如图2中右侧的剖面结构所示)。
利用上述像素结构实现感光的过程如下：参照图2，首先，在曝光阶段，衬底被施加一小于0V且大于等于-20V的负偏压(例如-3V)，控制栅连接一大于0V且小于等于20V的正偏压，从而可以在衬底中形成连续的耗尽区，当光线从衬底的下表面(即背面)入射，到达所述耗尽区的光子在适当条件下可以激发出光生电荷，并在电场驱动下迁移到浮栅中，浮栅起电荷存储作用，该过程主要在构成MOS电容的感光区范围内发生；接着，在电荷读取阶段，源区和衬底接地(0V)，漏区接适合的正偏压(例如大于0且小于3V)，通过调节控制栅的电压使上述读取晶体管工作在线性区，由于MOS电容和读取晶体管的光电子存储层(即浮栅)连通，在曝光阶段存储到浮栅中的光生电荷数目可通过测量漏极电流的漂移量获得；接着在复位阶段，控制栅接负偏压，衬底和读取晶体管的源区接相同的正偏压(例如大于0且小于3V)，浮栅中存储的光生电荷到达源区。
需要说明的是，本文主要以读取晶体管为n型为例进行说明，其中源区和漏区具有n型重掺杂，衬底为p型轻掺杂衬底(例如掺杂有硼或二氟化硼)，以便于在曝光过程中产生耗尽电场，可以理解，在读取晶体管为p型的情形中，源区和漏区则需形成为p型重掺杂，相应的，衬底采用n型轻掺杂衬底(例如掺杂有磷或砷)。
利用上述的像素结构形成感光阵列时，为了充分发挥其结构较为简单、可以实现较小像素的优点，像素尺寸设计得较小，通常衬底上每个像素区的最大径向尺寸在1μm以下，甚至0.5μm以下。为了提高感光效果，使相邻像素间的串扰尽可能地小非常重要，同时，还需使每个像素的衬底便于施加相同的电压以在上述感光过程中对各像素的衬底进行等电位操作，例如在曝光阶段使各个像素对应的衬底产生的耗尽电场基本相同。本发明实施例的感光阵列可以满足该些要求，以下作具体说明。
本发明实施例涉及一种感光阵列，所述感光阵列包括衬底以及设置在所述衬底中的隔离结构，所述衬底可以采用本领域各种适合的衬底，例如为具有p型掺杂的硅衬底。所述硅衬底的掺杂浓度较低(p-)，例如掺杂的硼离子密度在1×1012/cm2～2×1012/cm2之间，以在曝光阶段在衬底中获得较宽的耗尽区，有助于提高光转换量子效率。以下对所述衬底中的区域分布和所述隔离结构分别进行说明。
图3A至图3D是本发明实施例的感光阵列中像素区分布的平面示意图。参照图3A至图3D，本发明实施例中，所述衬底具有行列排布的多个像素区100(此处“行列排布”指的是在衬底的与厚度方向垂直的平面内的排布方式，多个像素区100可以投影至衬底的上表面、下表面或者衬底中，下面的实施例同理)，并且还具有分布在所述多个像素区100之间的衬底引出区200，每个所述像素区100均包括用于设置上述垂直电荷感光器件的MOS电容的感光区110以及用于设置上述垂直电荷感光器件中读取晶体管的电荷读取区120，每个像素区100均对应于一个衬底引出区200，每个像素区100与对应的衬底引出区200的衬底连通，每个所述衬底引出区200用于为对应的像素区100的衬底提供电压施加位置。
进一步的，所述衬底上的多列像素区100中，像素区的设置使得包括具有如下特征的两相邻列：这两相邻列的像素区100的感光区110相对而电荷读取区120相背离。也即，这两相邻列的像素区100的排布情况是：每列像素区100的感光区110排成一列，电荷读取区120也排成一列，并且，两列感光区110相对而两列电荷读取区120相背离，对于处于同一行的两个像素区100，二者的感光区110相对而电荷读取区120相背离。本实施例中，多列像素区100中这样的两相邻列可以不止一组，例如，多列像素区100中，沿所述像素区100的行方向每两列作为一组(各组依次排布)，可获得多组，每组中的两列像素区100的感光区110相对而电荷读取区120相背离，如图3A中的组1和组2所示。
每个像素区的范围、每个像素区中的感光区和电荷读取区的范围、衬底引出区的范围可以通过在衬底中设置相应的隔离结构(例如浅沟槽隔离，STI)限定，为了使相邻像素区之间的串扰尽可能小，本发明实施例中，衬底中的部分区域之间通过贯穿衬底上下表面的全隔离体隔离，关于隔离结构的具体设置在后面描述。
本发明实施例中，对于感光区110相对而电荷读取区120相背离的两相邻列像素区100，在像素区100之间可设置有一个或者多个衬底引出区200。所述衬底引出区200可以与感光区110相邻的两个像素区100对应，并被对应的两个像素区100的感光区110包围，或者，所述衬底引出区200与感光区110相邻的四个像素区100对应，并被对应的四个像素区100的感光区110包围。此处感光区110相邻的两个像素区100例如是位于同一行或者同一列上的两个相邻的像素区100，而感光区相邻的四个像素区100例如是位于两相邻行的四个像素区100。以下参照图3A和3D进行说明。
参照图3A，一实施例中，对于感光区110相对而电荷读取区120相背离的两相邻列像素区100，其中处于同一行上的两个像素区100的感光区110相邻，并且，这两个像素区100与同一所述衬底引出区200对应，这两个像素区100的感光区110包围着对应的衬底引出区200。通过在如图3A所示的一个衬底引出区200向衬底施加电压，可以使共用该衬底引出区200的两个像素区100(对应于两个像素)的衬底具有基本相同的电压(即为等电位)。
参照图3B，一实施例中，对于感光区110相对而电荷读取区120相背离的两相邻列像素区100，其中处于同一列上的两个像素区100的感光区110相邻，并且，这两个像素区100与同一所述衬底引出区200对应，这两个像素区100的感光区110包围着对应的衬底引出区200。通过在如图3B所示的一个衬底引出区200向衬底施加电压，可以使共用该衬底引出区200的两个像素区100(对应于两个像素)的衬底具有基本相同的电压(即为等电位)。
参照图3C，一实施例中，对于感光区110相对而电荷读取区120相背离的两相邻列像素区100，其中处于两相邻行的四个像素区100的感光区110相邻，并且，这四个像素区100与同一所述衬底引出区200对应，这四个像素区100的感光区110包围着对应的衬底引出区200。通过在如图3C所示的一个衬底引出区200向衬底施加电压，可以使共用该衬底引出区200的四个像素区100(对应于感光阵列的四个像素)的衬底具有基本相同的电压(即为等电位)。相对于一个衬底引出区仅与两个像素区对应(即一个衬底引出区被两个像素区共用)的情况，本实施例使四个像素区100对应一个衬底引出区200(即一个衬底引出区被四个像素区共用)，可以降低感光阵列的制作难度，且有利于缩小像素尺寸，即有利于增加感光阵列的像素区密度，在像素区整体尺寸不变的情况下有利于增大感光区面积，从而有助于提升感光效率。
在如图3A至图3C所示的实施例中，对于感光区110相对而电荷读取区120相背离的两相邻列像素区100，其中，同一列上各个像素区100的电荷读取区120各自独立，可通过隔离结构从衬底上表面分隔开来。但不限于此，在另一些实施例中，处于同一列上的部分或者全部像素区100，它们的电荷读取区120可以共用，即可在衬底上表面至衬底内一定深度内，不需要设置分隔不同像素区100的电荷读取区120的隔离结构。
在如图3D所示的实施例中，对于感光区110相对而电荷读取区120相背离的两相邻列像素区100，其中处于相邻行的四个像素区100的感光区110相邻，这四个像素区100与同一所述衬底引出区200对应，这四个像素区100的感光区110包围着对应的衬底引出区200，而且，该实施例中，处于同一列上且对应于同一衬底引出区200的两个像素区100的电荷读取区120相互连通，即电荷读取区120共用。这种情形下，可选的，在为这两个共用电荷读取区120的两个像素区100设置读取晶体管时，可采用共用源区或共用漏区的方式，以简化工艺。
可以看出，通过合理设计，当该两相邻列像素区100之间设置有多个衬底引出区200时，每个所述衬底引出区200均可设置为与感光区110相邻的两个或四个像素区100对应，而各个像素区100可以通过设置对应的衬底引出区200来提供电压施压位置。另外，参照图3A至图3D，对于上述两相邻列像素区100之间设置的多个所述衬底引出区200，可均设置在相背离的两列电荷读取区120之间，并沿所述像素区100的列方向与感光区110排成一列，这样衬底引出区200不需要占用额外的面积，便于提高感光阵列的像素区密度，并且在通过衬底引出区200对衬底施加电压时，有助于使各个像素区的衬底的电位更加均衡。
可以理解，图3A至图3D所示的平面示意图仅是举例，本发明实施例的感光阵列也可以采用不同于附图所示的像素区及衬底引出区的数量及形状。例如，在一些实施例中，各个像素区100的形状、感光区110的形状、电荷读取区120的形状、衬底引出区200的形状均可以变化，例如除了方形外，它们还可以是圆形、菱形、三角形、五边形、六边形、椭圆形、不规则图形或者其它形状，另外，每行或每列的像素区100也可以不在一条直线上，例如，一实施例中，同一列像素区100的电荷读取区120在列方向上排布为波浪形。此外，一些实施例中，感光阵列可以兼具有如图3A至图3D所示意的像素区排布方式中的两种以上。例如，一实施例中，感光阵列中每两列像素区的感光区110相对而电荷读取区120相背离，即为一组，同一组中，部分行的像素区以每相邻四个对应一个衬底引出区(如图3C或3D所示)或者每相邻四个对应两个衬底引出区(如图3B所示)的方式排布，而还有部分行的像素区(尤其是处于第一行或最后一行的像素区)，采用的是同一行的两个像素区对应一个衬底引出区的方式(如图3A所示)排布。一实施例中，感光阵列中除了感光区110相对而电荷读取区120相背离的组之外，还包括未构成组的像素区的列，在未构成组的像素区列中，可采用相邻两个像素区对应一个衬底引出区的方式(如图3B所示)或者一个像素区对应一个衬底引出区的方式(未示出)排布。
上述感光阵列中，各个衬底引出区200可连接至同一衬底连接线(例如通过接触插塞将衬底引出区200电性引出，并与衬底上设置的衬底连接线接触，衬底连接线例如为金属材质)，则可以通过该衬底连接线施加电压至衬底并使每个像素区的衬底为等电位。为了便于向衬底施加电压，可以对应于所述衬底引出区200进行离子注入以使衬底引出区200的衬底顶部重掺杂(例如为p型重掺杂，p+)，以提高导电性。此外，每个所述像素区100可均包括位于所述电荷读取区120内的一个源设置区和一个漏设置区，所述感光阵列还包括分别对应于所述源设置区和所述漏设置区在所述衬底中设置的源区(S)和漏区(D)，源区(S)和漏区(D)用于构造读取晶体管。所述源区和所述漏区的掺杂类型和所述衬底引出区200的掺杂类型相反，源区(S)和漏区(D)例如为n型重掺杂(n+)。
本发明实施例的感光阵列还包括在布置有上述像素区100和衬底引出区200的衬底中设置的隔离结构，并且，所述隔离结构包括在厚度方向上贯穿所述衬底的全隔离体。具体说明如下。
图4A至图4D是本发明实施例的感光阵列采用的全隔离体的平面示意图。此处仍以如图3A至图3D所示的像素区分布为例进行说明。图4A可看作图3A所示的局部衬底表面内的全隔离体设置，图4B可看作图3B所示的局部衬底表面内的全隔离体设置，图4C可看作图3C所示的局部衬底表面内的全隔离体设置，图4D可看作图3D所示的局部衬底表面内的全隔离体设置。
如图4A至图4D所示，在上述衬底中设置的隔离结构包括在厚度方向上贯穿所述衬底(即贯穿衬底的上下表面)的全隔离体310，所述全隔离体310在衬底内横向延伸(即在与衬底的厚度方向垂直的平面内延伸)，以分隔相邻的像素区100，使相邻像素区100之间通过全隔离体进行物理隔离，并且，所述全隔离体310在延伸时，同时留出间隙使每个所述像素区100与对应的衬底引出区200的衬底连通。
所述全隔离体310的延伸区域可以根据隔离需要设置。参照图4A至图4D，在衬底的某个选定范围(该选定范围小于或等于全部像素区及衬底引出区的范围)内，各个所述像素区100的感光区110之间可设置有全隔离体310隔离，以避免光生电荷偏移。在上述两相邻列像素区100中，两列像素区100的感光区110相对而电荷读取区120相背离，并且在同一行或同一列上相邻的感光区110之间设置有全隔离体310，同时，为了留出间隙使每个所述像素区100与对应的衬底引出区200的衬底连通，在衬底引出区200周围不设置全隔离体310。另外，对于相邻组的两相邻列像素区100，也可设置所述全隔离体310隔离，以增强像素区100之间的物理隔离效果。参照图4A至图4D，全隔离体310可以包围每个衬底引出区200和与该衬底引出区200对应的像素区100，从而在衬底中形成封闭隔离环(如图4B中作为示例的点横虚线矩形框所示)，所述封闭隔离环内的像素区与封闭隔离环外部的像素区形成完全的物理隔离，可以增强像素区100之间的物理隔离效果，避免串扰。但本发明不限于此，考虑到曝光阶段的光生电子主要在感光区的衬底中产生并沿衬底的厚度方向向栅极氧化层移动，在非相邻的感光区之间(如图4A中的区域a)和/或相邻的电荷读取区120之间(如图4A中的区域b)也可以不设置全隔离体。
此外，对于电荷读取区120独立设置的相邻像素区100(如图4A至图4C所示)，它们相邻的电荷读取区120之间可以设置全隔离体310来隔离，而对于处于同一列上且电荷读取区120相互连通的两个像素区100(如图4D所示)，它们共用的电荷读取区120不需要设置全隔离体310隔开。
图5是本发明实施例的感光阵列中采用的全隔离体的截面示意图。图5可看作图4A中EF截面的结构示意图。图5中，位于衬底上的像素结构未示出。如图5所示，所述全隔离体310沿厚度方向穿过衬底，从而将不同像素区100的衬底隔开。对于同一像素区100内的感光区110和电荷读取区120之间，以及对于每个衬底引出区200和与该衬底引出区200对应的各个像素区100之间，它们对应的衬底部分在成像阵列工作时需要施加相同的电压，因此这些衬底部分在部分厚度上是连通的。当入射光线照射衬底下表面时，在不同像素区100的衬底部分中产生的光生电荷在耗尽电场作用下向衬底上表面移动，在全隔离体310的限制下，光生电荷基本仅可以在同一像素区100的衬底部分范围内移动，从而可以减少不同像素区100之间的串扰，有助于提高电荷读取过程的准确性，进而有助于实现较高质量的感光成像。虽然由于共用的衬底引出区200的设置，所述全隔离体310的设置未将每个像素区100与周围的像素区完全物理隔离，但由于光生电荷从衬底迁移到浮栅的过程主要在感光区的范围内进行，上述全隔离体310的设置对进入不同像素区的光生电荷仍然可以起到较佳的隔离效果。
上述全隔离体的材料(即隔离介质)可包括二氧化硅、氮化硅、氮氧化硅中的至少一种。所述全隔离体可以采用本领域公开的工艺在衬底中形成。例如，所述全隔离体可以通过刻蚀衬底形成贯通孔并对所述贯通孔进行介质填充形成。另外，在所述衬底后续需要进行背面(即下表面)减薄处理的情况下，可以在减薄前通过从衬底的上表面一侧刻蚀较深的沟槽，接着填充隔离介质，在完成衬底上表面一侧的像素结构工艺后，通过背面减薄处理从背面去除未被沟槽贯穿的衬底部分，从而形成贯穿衬底上下表面的全隔离体。本发明不限于此，一实施例中，至少部分所述全隔离体310可以通过分别从所述衬底的上表面和下表面制作沟槽并填充隔离介质来制作。
具体的，所述隔离结构可包括第一隔离体和第二隔离体，所述第一隔离体和所述第二隔离体分别从所述衬底的上表面和下表面嵌入所述衬底内且均未贯穿所述衬底，并均在所述衬底内横向延伸；其中，至少部分所述全隔离体310由上下连接的所述第二隔离体和所述第一隔离体构成。该实施例中，可以分别制作第一隔离体和第二隔离体，在形成第一隔离体和第二隔离体后，即形成了上述全隔离体310，相对于在第二隔离体、第一隔离体以外单独设计工艺形成沿厚度方向贯穿衬底的全隔离体的方式，可以简化工艺。
所述第一隔离体例如为浅沟槽隔离(STI)。所述第一隔离体除了用于得到上述全隔离体310外，还可以用于分隔每个像素区100与对应的衬底引出区200、并分隔同一像素区100中的感光区110和电荷读取区120。在一些实施例中，对于感光区110相对而电荷读取区120相背离的两相邻列像素区100，其与相邻组的两相邻列像素区100之间，仅电荷读取区120的列相邻，该区域对串扰影响小，因此相邻组的所述两相邻列像素区100可以不设置上述全隔离体310，而是仅通过所述第一隔离体从衬底上部隔开即可。第一隔离体的深度可以根据衬底厚度以及感光阵列所需的隔离效果具体设定。对于仅设置有第一隔离体的衬底区域，衬底的下部分是连通的，没有被隔开。因而不影响MOS电容和读取晶体管的工作，也不影响衬底引出区200的功能。
所述第二隔离体例如为深沟槽隔离(DTI)，由于设置在衬底背侧且不贯穿衬底，即仅设置第二隔离体的话不影响衬底上部分的连通，因而不影响衬底引出区200的功能，为了提高相邻像素区的隔离效果，一实施例中，所述第二隔离体不仅设置在全隔离体310的区域来分隔各个像素区100，在一些未设置全隔离体310且可以将像素区隔开的区域(例如衬底引出区对应的衬底内)，也可以设置第二隔离体，也即，所述衬底中的第二隔离体可用于分隔各个所述像素区100，使得在所述第二隔离体的嵌设范围内，每个所述像素区与周围的像素区之间衬底不连通(即各个像素区100的该部分衬底被物理隔开)。这样，可以进一步防止曝光阶段每个像素区对应的衬底部分中产生的光生电荷偏移到相邻的像素区，提升防串扰效果。
图6A至图6D是本发明实施例的感光阵列中设置于衬底中的第二隔离体的平面示意图。仍结合图3A至图3D所示的像素区分布为例进行说明。图6A至图6D分别对应于图3A至图3D的像素区分布。参见图6A至图6D，第二隔离体320在衬底横截面平面内的形状可以呈网状结构，各个像素区100被限制在网状结构的网格内。在衬底上表面一侧，除了设置衬底引出区200的区域，在图示的第二隔离体的部分位置可以对应地设置第一隔离体，所述第二隔离体和所述第一隔离体的深度之和例如大于或等于衬底的厚度，一方面可以提高隔离效果，另外可使得位于所述衬底平面内同一位置的第二隔离体和第一隔离体连通而形成全隔离体310。
上述第一隔离体和第二隔离体可分别通过在衬底上表面一侧和下表面一侧按照预设图形进行刻蚀形成沟槽并填充隔离介质形成，所述第一隔离体和第二隔离体的材料可包括二氧化硅、氮化硅、氮氧化硅中的至少一种。所述第一隔离体和所述第二隔离体的具体深度可以根据衬底厚度以及感光阵列所需的隔离效果具体设定。
本发明实施例的感光阵列中，设置于电荷读取区120的读取晶体管采用闪存NOR架构互联，具体来说，同一行像素区100对应的各个读取晶体管的控制栅被连接至同一控制栅线(FG line)，同一列像素区100对应的各个读取晶体管的漏区被连接至同一漏极线(bitline)，而同一行像素区100对应的各个读取晶体管的源区被连接至同一源极线，所述感光阵列可包括设置于衬底上的多个栅极结构、多条控制栅线、漏极线、源极线以及连接衬底引出区的衬底连接线，以便于对所述感光阵列中各个像素进行控制而实现前述的感光过程。
参照图1和图2，本发明实施例的感光阵列还可包括对应于每个像素区100在衬底上设置的栅极结构，所述栅极结构跨设在相应像素区100的感光区110和电荷读取区120上，所述栅极结构包括在衬底的上表面上从下至上依次叠加设置的栅极氧化层、浮栅、栅间介质层和控制栅，所述栅极结构还可包括覆盖栅极氧化层、浮栅、栅间介质层和控制栅的侧表面的侧墙(图未示)。此外，所述感光阵列中，每个所述像素区100可均具有一个源设置区和一个漏设置区，所述源设置区和漏设置区位于对应像素区的电荷读取区120内，所述感光阵列还可包括分别对应于所述源设置区和所述漏设置区在所述衬底中形成的源区(S)和漏区(D)。源区和漏区可在衬底上形成所述栅极结构后，进一步通过离子注入在读取电荷区120的衬底顶部形成，得到与各个像素区对应的垂直电荷感光器件，即感光阵列的像素。所述感光阵列中，每个像素区100对应的像素具有前述的垂直电荷感光器件的结构，其中，垂直电荷感光器件的MOS电容包括相应像素区范围内形成的栅极结构和感光区110的衬底，垂直电荷感光器件的读取晶体管包括相应像素区范围内形成的栅极结构、源区和漏区。同一行像素区对应的控制栅可以连在一起。
图7A和图7B是本发明实施例的感光阵列中源区引出位置、漏区引出位置和衬底引出位置的示意图(各引出位置参见图中的交叉线条填充区)。参照图7A，一实施例中，同一列上各个像素区100的电荷读取区120可被上述全隔离体310分隔，在每个像素区100的电荷读取区120的衬底中，均形成有一个源区和一个漏区，接触插塞可以设置在相应的引出位置。参见图7B，一实施例中，同一列上各个像素区100的电荷读取区120相互连通，即同一列的电荷读取区120的衬底顶部没有被隔开，此时，同一列相邻的两个所述像素区的漏区分开设置并共用一个源区(或者共用漏区，而源区分开设置)，有助于简化连接，降低制造难度。
本发明实施例的感光阵列中，衬底具有行列排布的多个像素区和分布在所述多个像素区之间的衬底引出区，每个所述像素区均对应于一个所述衬底引出区并与对应的衬底引出区的衬底连通，所述衬底引出区用于为对应像素区的衬底提供电压施加位置，多列所述像素区包括感光区相对而电荷读取区相背离的两相邻列像素区，并且，所述两相邻列像素区包括感光区相邻且与同一所述衬底引出区对应的两个或四个像素区，所述两个或四个像素区的感光区包围着对应的衬底引出区，所述衬底引出区可以向一个以上的像素区衬底提供电压施加位置。所述衬底引出区的布置便于向各像素区的衬底施加电压，且在施加电压时，包围对应衬底引出区的两个或四个像素区的衬底为等电位，进而可以结合衬底连接线的设置以及通过衬底引出区对衬底施加的电压的设置使得在所述感光阵列工作时实现各像素的衬底为等电位，并且相对于每个像素区均设置独立的衬底引出区的情况在像素微缩时可以降低制作难度，较容易缩小像素尺寸。另外，设置于衬底中的全隔离体在衬底内横向延伸以分隔相邻的像素区，同时留出间隙使每个所述像素区与对应衬底引出区的衬底连通，使得不同像素区的衬底之间隔离效果较佳，可以降低不同像素之间的串扰。
本发明实施例还涉及一种成像装置，所述成像装置包括上述实施例描述的感光阵列。所述成像装置可以是采用所述感光阵列且具有成像功能的装置，所述成像装置例如是包括上述感光阵列的图像传感器。所述成像装置除了所述感光阵列外，还可以包括与所述感光阵列配合工作的数据处理单元和/或图像输出单元，以便于对所述感光阵列中由各个像素获得的与光生电荷有关的数据进行处理并形成图像。由于上述感光阵列便于在所述感光阵列工作时对各像素的衬底进行等电位操作，同时像素之间的串扰较小，另外所述感光阵列采用MOS电容和读取晶体管进行感光，像素尺寸可以做得较小，因此所述成像装置可实现较高质量的感光成像。
需要说明的是，本说明书中的实施例采用递进的方式描述，每个部分重点说明的都是与前述部分的不同之处，各个部分之间相同和相似的地方互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (14)
1.一种感光阵列，其特征在于，包括：
衬底，所述衬底具有行列排布的多个像素区和分布在所述多个像素区之间的衬底引出区，每个所述像素区均包括用于设置MOS电容的感光区以及用于设置读取晶体管的电荷读取区，每个所述像素区均对应于一个所述衬底引出区并与对应的衬底引出区的衬底连通，所述衬底引出区用于为对应像素区的衬底提供电压施压位置，其中，多列所述像素区包括感光区相对而电荷读取区相背离的两相邻列像素区，并且，所述两相邻列像素区包括感光区相邻且与同一所述衬底引出区对应的两个或四个像素区，所述两个或四个像素区的感光区包围着对应的衬底引出区；以及，
设置于所述衬底中的隔离结构，所述隔离结构包括在厚度方向上贯穿所述衬底的全隔离体，所述全隔离体在所述衬底内横向延伸以分隔相邻的所述像素区，同时留出间隙使每个所述像素区与对应的衬底引出区的衬底连通。
2.如权利要求1所述的感光阵列，其特征在于，所述隔离结构包括第一隔离体和第二隔离体，所述第一隔离体和所述第二隔离体分别从所述衬底的上表面和下表面嵌入所述衬底内且均未贯穿所述衬底，并均在所述衬底内横向延伸；其中，至少部分所述全隔离体由上下连接的所述第一隔离体和所述第二隔离体构成。
3.如权利要求2所述的感光阵列，其特征在于，所述第一隔离体分隔同一所述像素区中的所述感光区和所述电荷读取区，并分隔每个所述像素区与对应的所述衬底引出区。
4.如权利要求2所述的感光阵列，其特征在于，所述第二隔离体分隔相邻的所述像素区，在所述第二隔离体的嵌设范围内，每个所述像素区与周围像素区的衬底之间不连通。
5.如权利要求2所述的感光阵列，其特征在于，多列所述像素区包括沿所述像素区的行方向依次排布的多组所述两相邻列像素区；其中，所述全隔离体分隔相邻组的所述两相邻列像素区，或者，相邻组的所述两相邻列像素区仅通过所述第一隔离体分隔。
6.如权利要求1所述的感光阵列，其特征在于，所述两相邻列像素区中，感光区相邻且与同一所述衬底引出区对应的两个像素区位于同一行或者同一列，感光区相邻且与同一所述衬底引出区对应的四个像素区位于两相邻行。
7.如权利要求1所述的感光阵列，其特征在于，所述两相邻列像素区之间设置有多个所述衬底引出区，每个所述衬底引出区均与感光区相邻的两个或四个所述像素区对应。
8.如权利要求7所述的感光阵列，其特征在于，所述两相邻列像素区之间设置的多个所述衬底引出区位于相背离的两列所述电荷读取区之间，并沿所述像素区的列方向与所述感光区排成一列。
9.如权利要求7所述的感光阵列，其特征在于，所述全隔离体包围每个所述衬底引出区与对应的像素区从而在所述衬底中形成封闭隔离环。
10.如权利要求1至9任一项所述的感光阵列，其特征在于，在所述两相邻列像素区中，同一行或同一列上相邻两个所述感光区之间均设置有所述全隔离体。
11.如权利要求1至9任一项所述的感光阵列，其特征在于，在所述两相邻列像素区中，同一列上的相邻两个所述像素区共用所述电荷读取区，或者，同一列上的相邻两个所述像素区的所述电荷读取区通过所述全隔离体分隔。
12.如权利要求1至9任一项所述的感光阵列，其特征在于，每个所述像素区均包括位于所述电荷读取区内的一个源设置区和一个漏设置区，所述感光阵列还包括分别对应于所述源设置区和所述漏设置区在所述衬底中形成的源区和漏区。
13.如权利要求12所述的感光阵列，其特征在于，还包括：
在每个所述像素区的衬底上设置的栅极结构，所述栅极结构跨设在相应像素区的感光区和电荷读取区上，所述栅极结构包括从下至上依次叠加设置的栅极氧化层、浮栅、栅间介质层和控制栅，其中，所述MOS电容包括所述栅极结构和所述感光区的衬底，所述读取晶体管包括所述栅极结构以及相应的所述源区和所述漏区。
14.一种成像装置，其特征在于，所述成像装置包括如权利要求1至13任一项所述的感光阵列。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110603866.1A CN113363273B (zh) | 2021-05-31 | 2021-05-31 | 感光阵列及成像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110603866.1A CN113363273B (zh) | 2021-05-31 | 2021-05-31 | 感光阵列及成像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113363273A true CN113363273A (zh) | 2021-09-07 |
| CN113363273B CN113363273B (zh) | 2023-11-24 |
Family
ID=77530549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110603866.1A Active CN113363273B (zh) | 2021-05-31 | 2021-05-31 | 感光阵列及成像装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113363273B (zh) |
Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1873993A (zh) * | 2005-05-31 | 2006-12-06 | 国际商业机器公司 | 像素传感器及其形成方法 |
| CN101325206A (zh) * | 2007-06-12 | 2008-12-17 | 东部高科股份有限公司 | 图像传感器及其制备方法 |
| US20110220971A1 (en) * | 2009-09-17 | 2011-09-15 | Sionyx, Inc. | Photosensitive imaging devices and associated methods |
| CN102938409A (zh) * | 2012-11-07 | 2013-02-20 | 南京大学 | 基于复合介质栅mosfet的双晶体管光敏探测器及其信号读取办法 |
| CN104167393A (zh) * | 2013-05-17 | 2014-11-26 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN104795418A (zh) * | 2015-04-24 | 2015-07-22 | 上海丽恒光微电子科技有限公司 | 感光成像装置及其制造方法 |
| JP2016062915A (ja) * | 2014-09-12 | 2016-04-25 | 株式会社東芝 | 固体撮像装置及び固体撮像装置の製造方法 |
| CN106298817A (zh) * | 2016-10-19 | 2017-01-04 | 天津大学 | 基于标准cmos工艺可变增益光电探测器及制备方法 |
| CN107658321A (zh) * | 2016-07-25 | 2018-02-02 | 南京大学 | 基于复合介质栅的双器件光敏探测单元、探测器及其方法 |
| CN108231947A (zh) * | 2017-12-27 | 2018-06-29 | 上海集成电路研发中心有限公司 | 一种单光子雪崩二极管探测器结构及其制造方法 |
| CN209216985U (zh) * | 2019-01-25 | 2019-08-06 | 无锡固电半导体股份有限公司 | 高压肖特基二极管 |
| CN110289277A (zh) * | 2019-06-26 | 2019-09-27 | 上海微阱电子科技有限公司 | 一种堆叠式深耗尽图像传感器像素单元结构及制作方法 |
| CN110690236A (zh) * | 2019-09-16 | 2020-01-14 | 上海微阱电子科技有限公司 | 一种防漏电的深耗尽图像传感器像素单元结构及制作方法 |
| CN110959194A (zh) * | 2017-08-03 | 2020-04-03 | 索尼半导体解决方案公司 | 固态摄像器件及电子设备 |
| CN111584587A (zh) * | 2020-05-20 | 2020-08-25 | 京东方科技集团股份有限公司 | 一种显示面板及其制备方法和拼接屏 |
| CN212967705U (zh) * | 2020-07-10 | 2021-04-13 | 格科微电子（上海）有限公司 | 图像传感器的像素结构 |
-
2021
- 2021-05-31 CN CN202110603866.1A patent/CN113363273B/zh active Active
Patent Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1873993A (zh) * | 2005-05-31 | 2006-12-06 | 国际商业机器公司 | 像素传感器及其形成方法 |
| CN101325206A (zh) * | 2007-06-12 | 2008-12-17 | 东部高科股份有限公司 | 图像传感器及其制备方法 |
| US20110220971A1 (en) * | 2009-09-17 | 2011-09-15 | Sionyx, Inc. | Photosensitive imaging devices and associated methods |
| CN102938409A (zh) * | 2012-11-07 | 2013-02-20 | 南京大学 | 基于复合介质栅mosfet的双晶体管光敏探测器及其信号读取办法 |
| CN104167393A (zh) * | 2013-05-17 | 2014-11-26 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| JP2016062915A (ja) * | 2014-09-12 | 2016-04-25 | 株式会社東芝 | 固体撮像装置及び固体撮像装置の製造方法 |
| CN104795418A (zh) * | 2015-04-24 | 2015-07-22 | 上海丽恒光微电子科技有限公司 | 感光成像装置及其制造方法 |
| CN107658321A (zh) * | 2016-07-25 | 2018-02-02 | 南京大学 | 基于复合介质栅的双器件光敏探测单元、探测器及其方法 |
| CN106298817A (zh) * | 2016-10-19 | 2017-01-04 | 天津大学 | 基于标准cmos工艺可变增益光电探测器及制备方法 |
| CN110959194A (zh) * | 2017-08-03 | 2020-04-03 | 索尼半导体解决方案公司 | 固态摄像器件及电子设备 |
| CN108231947A (zh) * | 2017-12-27 | 2018-06-29 | 上海集成电路研发中心有限公司 | 一种单光子雪崩二极管探测器结构及其制造方法 |
| CN209216985U (zh) * | 2019-01-25 | 2019-08-06 | 无锡固电半导体股份有限公司 | 高压肖特基二极管 |
| CN110289277A (zh) * | 2019-06-26 | 2019-09-27 | 上海微阱电子科技有限公司 | 一种堆叠式深耗尽图像传感器像素单元结构及制作方法 |
| CN110690236A (zh) * | 2019-09-16 | 2020-01-14 | 上海微阱电子科技有限公司 | 一种防漏电的深耗尽图像传感器像素单元结构及制作方法 |
| CN111584587A (zh) * | 2020-05-20 | 2020-08-25 | 京东方科技集团股份有限公司 | 一种显示面板及其制备方法和拼接屏 |
| CN212967705U (zh) * | 2020-07-10 | 2021-04-13 | 格科微电子（上海）有限公司 | 图像传感器的像素结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113363273B (zh) | 2023-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4841249B2 (ja) | イメージセンサおよびフォトダイオードの分離構造の形成方法 | |
| CN100550405C (zh) | 固体成像器件及其制造方法 | |
| US7651883B2 (en) | High energy implant photodiode stack | |
| JPH02164072A (ja) | 固体撮像装置および該装置に用いられる電荷転送装置ならびにその製造方法 | |
| US20090266973A1 (en) | Very small image sensor | |
| US7964928B2 (en) | Photodetector with an improved resolution | |
| JPWO2019098035A1 (ja) | 光検出素子およびその製造方法 | |
| US20240128289A1 (en) | Image sensor | |
| CN103943642A (zh) | 一种器件隔离工艺及cis器件结构 | |
| CN110444555B (zh) | 半导体器件及其制造方法 | |
| TW202139445A (zh) | 用於像素裝置之負偏壓隔離結構 | |
| JP2011243656A (ja) | 固体撮像装置およびその製造方法 | |
| CN110085608B (zh) | 一种高性能cmos成像传感器结构及其制作方法 | |
| CN113363273B (zh) | 感光阵列及成像装置 | |
| CN113363272B (zh) | 感光阵列及制造方法、成像装置 | |
| CN107994096B (zh) | 一种提高cmos图像传感器量子效率的光电二极管结构 | |
| CN113363271B (zh) | 感光阵列及成像设备 | |
| CN114023776A (zh) | 光电传感器及其制作方法 | |
| US8754456B2 (en) | Miniature image sensor | |
| CN112397539B (zh) | 图像传感器及其制作方法 | |
| CN100499149C (zh) | Cmos图像传感器及其制造方法 | |
| JP3415525B2 (ja) | 固体撮像装置 | |
| CN115732523A (zh) | 基于复合介质栅的背照式感光阵列及其成像装置 | |
| US20230223417A1 (en) | Image sensor and manufacturing method thereof | |
| CN102332461B (zh) | 带有绝缘埋层的图像传感器的制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |