JPH069237B2 - 固体撮像装置及びその製造方法 - Google Patents

固体撮像装置及びその製造方法

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JPH069237B2
JPH069237B2 JP61248000A JP24800086A JPH069237B2 JP H069237 B2 JPH069237 B2 JP H069237B2 JP 61248000 A JP61248000 A JP 61248000A JP 24800086 A JP24800086 A JP 24800086A JP H069237 B2 JPH069237 B2 JP H069237B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は固体撮像装置及びその製造方法に関するもの
で、本発明による固体撮像装置は高感度・低雑音で小型
なもので家庭用ムービーカメラから放送用のテレビカメ
ラなどへの応用及びその高感度なことを利用した天体観
測用ビデオカメラ等への利用の他スチルカメラなど静止
画像の撮影などへも適用できる。
〔従来の技術〕
従来のSIT（静電誘導トランジスタ（以下SITと略す））
イメージセンサはｎ+基板又はｐ基板に埋込層を有する
ものに作られたSITの主電極の一つが、全画素共通であ
ったため表面出力線（ＳＬ）に並んだ画素の分離のため
高感度なSITとするわけにはいかなかった。
〔発明が解決しようとする問題点〕
従来のSITイメージセンサは高感度・低雑音・高速とい
った特長があったが、更に一層高感度で微弱光の検出限
界に優れたものにするためには各画素を構成するSITを
ノーマリーオンに近いものにする必要があり、従来のSI
Tイメージセンサでは一画素を構成するSITの主電極の１
つが全ての画素に渡って共通になっていることから、ノ
ーマリーオンに近いSITで画素を構成することは画素間
分離を悪くしてしまうという点で難かしかった。
〔問題点を解決するための手段〕
ノーマリーオンに近い非常に光感度に優れたSITを１画
素とするイメージセンサを構成するには、SITの全ての
電極が独立している構造にすればよい。本発明ではSIT
の全ての電極を独立させて、各画素の光分離をｐ+分離
で行うことで、高感度でありながら画素分離が行えるよ
うにした。更に前記の特長を持つＳＩＴから成る光検出
部と、その光検出部の走査のためのMOSトランジスタを
構成された読み出し回路を同一基板に同時プロセスによ
って製作する方法を提供する。
〔作 用〕
ｐ基板上にSITの主電極の１つとなるｎ+埋込み層を分離
することによって高感度なノーマリーオンに近いSITを
一画素としても、信号読み出し線における画素間のクロ
ストークを完全におさえることができる。更に各画素を
ｐ+分離することによって光分離を良くし、かつ開口率
を上げ、高集積化ができる。SITとMOSトランジスタを同
時プロセスとすることで使用するマスクも16枚と少なく
てすむ。更に、基板のバイアス電圧を変化させることで
光電変換特性のｒ特性を可変型とすることができる。
〔実施例〕
第１図は本発明の固体撮像装置の実施例を示す一画素分
のSITの概略断面図と、そのSITからなる光検出部の読み
出し回路を構成するＭＯＳトランジスタの１つの概略断
面図である。
第１図のSITにおいて、ｐ型半導体基板（シリコン基
板）１上にSITのドレイン又はソースとなるｎ+埋込み層
２が、各画素毎に又は少なくとも一列方向にのみ共通と
なるようにｐ+分離７によって分離されている。このｎ+
埋込みドレイン２（ここでは仮にドレインとする）の上
には低不純物密度のｎ-型エピタキシャル層３が形成さ
れ、このｎ-型エピタキシャル層３の表面部分にｐ+ゲー
ト４及びそのｐ+ゲート４の間にｎ+ソース５が、ｐ+ゲ
ート領域４の方が、ｎ+領域５よりも深くなるように形
成されている。ここで本発明の縦型構造のSITではｎ+領
域５又はｎ+埋込み層２をソースとしても動作が可能で
あり、読み出し方法の違いにより決定される。ｐ+ゲー
ト４の上にはゲート酸化膜８を絶縁物としポリシリコン
4′を電極としたMOSキャパシタが形成されている。この
キャパシタが入射光に応じて発生したキャリアを蓄積す
る。開口率を上げるためｎ+ソース５はポリシリコン5′
によって電極がとられ、そのポリシリコンの一部分の上
にAl電極5′が形成されている。
更に、シリコン基板の表面から電極をとるために、また
は各画素間の縦方向の分離のためにｎ+領域６がシリコ
ン基板の表面からｎ+埋込みドレイン２に接するように
形成されている。
以上が本発明の固体撮像装置の光検出器の一画素を構成
するSITの構造上の特徴である。
第１図はさらに前記SITと同時プロセスによって作られ
る、読み出し回路を構成するMOSトランジスタの１つの
概略断面図が示してあるが、これはｎ-型エピタキシャ
ル層３上にｐウェル領域がその下面が、ｐ型シリコン基
板１に接するように形成されたそのｐウェル上にｎ+主
電極11、12が、又そのｐウェル上面にゲート酸化膜１1
4、ポリシリコンゲート12′などが形成されている。ｐ
型シリコン基板１にはAl電極１″が全面に形成されてお
り、ｎ+埋込みドレイン２に対してバイアスをかけられ
るようになっている。
第１図に示された１つのSITが１画素を構成し、そのSIT
複数から成る光検出部と、その光検出部のMOSトランジ
スタによって構成された読み出し回路から成る本発明の
固体撮像装置は、第２図により説明する本発明の固体撮
像装置の製造方法の実施例により得ることができる。
まず比抵抗４〜６Ω・cmのｐ型（100）シリコン基板１を
準備する。ウェット酸化によって膜厚2000Å程度のSiO2
18を形成し、ｎ+埋込み層のマスク工程を経てAs（ヒ
素）を１×1016cm-2の不純物ドース量で８０keVの加速
電圧でイオン注入する（第２(a)）。その後、アニーリ
ングしｎ+埋込み層２を形成する。次に表面のSiO218を
エッチング除去し、さらに膜厚の600Å程度のバッファ
酸化膜19をウェット酸化により形成する（第２図
(b)））。
次にｎ-型エピタキシャル層３を成長する前にそのｎ-型
エピタキシャル層３のｐ基板からのオートドープによる
ｐ反転を防ぐために、マスク工程によってMOSトランジ
スタのｐウェルとなる部分以外をSiO219通してＰ（リ
ン）を５×1011cm-2の不純物ドーズ量で100keVの加速電
圧でイオン注入する（第２図(c)）。続いてアニーリン
グしｎ型の領域20を形成する。さらに表面を酸化し厚さ
1500Å程度のSiO221を形成する。このとき裏面には保護
のためのポリシリコン22を例えばLPCVD法などにより形
成し、同時に形成された表面のポリシリコンをエッチン
グ除去する（第２図(d)）。そして、表面のSiO221を全
面にわたってエッチング除去し、厚さ５〜６μｍ程度の
低不純物密度のｎ-型のエピタキシャル領域３を形成す
る。このｎ-型のエピタキシャル領域３の厚さは光検出
器となるSITの電気的特性と分光感度特性などを考慮し
て決定される（第２図(e)）。更に裏面のポリシリコン2
2をエッチング除去し、酸化によって厚さ600Å程度のバ
ッファSiO223を形成した後、マスク工程によってレジス
トをマスクとしてSiO223を通してＢ（ボロン）を２×10
13cm-2の不純物ドーズ量で100keVの加速電圧でイオン注
入する（第２図(f)）。
その後、アニーリングしｐウェル９を形成するが、後の
工程を考えてＢの熱拡散深さは所定のｐウェル９よりは
浅くなっている。さらにウェット酸化により膜厚5000Å
のSiO224を形成する。次にｐ+分離マスクのマスク工程
を経て、ｐ+分離領域となる部分をエッチング除去され
たSiO224をマスクとして、Ｂをデポジションさせ、Ｂを
熱拡散により拡散しｐ+分離領域７を形成した後、ドラ
イブによって表面に残っていたＢを酸化しBSG膜25を形
成する（第２図(g)）。そして、BSG膜25をエッチング除
去し、その後アニーリングによってｐ+分離領域７を拡
散し、ウェット酸化によって厚さ6000ÅのSiO2膜26を形
成する。マスク工程によってｎ+分離領域となる部分のS
iO226をエッチング除去した後、そのSiO226をマスクと
しＰをデポジションさせ、Ｐを熱拡散法により拡散しｎ
+分離領域６を形成するが、後の工程を考えてＰの熱拡
散深さ所望の深さよりは浅くなっている（第２図
(h)）。
次にＰＳＧ27、SiO226をエッチング除去した後、厚さ60
0Å程度のSiO228を形成し、厚さ1500ÅのSi3N429をデポ
ジションした後、MOSトランジスタのｐ+チャンネルスト
ッパ領域10となる部分をマスク工程を経てプラズマエッ
チングによって取り除かれたレジスト及びSi3N429をマ
スクとして、Ｂを不純物でドーズ量５×1013cm-2で加速
電圧100keVでイオン注入すること。Si3N429はCVD法など
によって形成すること（第２図(i)）。更にマスク工程
によってMOSトランジスタを形成する部分以外のSi3N429
をプラズマエッチングで取り除く（第２図(j)）。
その後、Si3N429をマスクとしてLOCOSによってフィール
ド酸化膜16を形成するがSi3N429をプラズマエッチング
によって除去した後、マスク工程を経てSITのｐ+ゲート
４及びｎ+ソース（又はドレイン）５となる部分をそれ
ぞれエッチング除去する。さらに前記LOCOSとそれにつ
づくアニーリングによってｎ+分離領域又はｎ+電極領域
６及びｐウェル領域９、ｐ+チャンネルストッパ領域10
が熱拡散によってそれぞれ所望の深さに形成される（第
２図(k)）。
次にウット酸化によって厚さ600Å程度SiO2330をSiO216
が除去されたSITのｐ+ゲート及びｎ+ソース又はドレイ
ンとなるそれぞれの領域に形成した後、Al31を蒸着する
が、MOSトランジスタの領域とSITのｎ+ソース又はドレ
インとなる領域を除いてマスク工程によってエッチング
除去する。このAl31とSiO216をマスクとしてＢを不純物
ドーズ量５×１０15cm-2で加速電圧50keV注入し（第２
図(l)）。Al31をエッチング除去した後、アニーリング
してSITのｐ+ゲート４を深さ３μｍ程度に形成する。こ
のｐ+ゲート４の間隔及び深さがSITの特性を最も良く決
める要因の１つであり、あらかじめ光検出器として最適
なSITとなるように決められる。更にSiO230をスライト
エッチにより除去する（第２図(m)）。そして、SITのｐ
+ゲート上のMOSキャパシタを構成するSiO2８及びMOSト
ランジスタのゲート酸化膜14を形成する。例えばこの時
のSiO2は1100℃においてＯ2＋HClの雰囲気中で酸化する
ことによって得られた７００Å程度の厚さのSiO2膜であ
る。次にMOSトランジスタをデプレション型とするかエ
ンハンスメント型とするかによってマスク工程を経てイ
オン注入によりチャンネルドープを行う。第２図(n)で
はＥ／ＤMOSインバータの負荷トランジスタとなるデプ
レション型のMOSトランジスタを形成する場合を示して
いる。このときはＰを例えば不純物ドーズ量2.0×1012c
m-2で加速電圧120keVでイオン注入する。エンハンスメ
ント型とする場合はＢを例えば不純物ドーズ量５×1011
cm-2で加速電圧60keVでイオン注入する（第２図(n)）。
さらに、マスク工程によってSITのｎ+ソース又はドレイ
ン５の電極をとるためのコンタクトホールとＭＯＳとト
ランジスタの電極をとるためのコンタクトホールをSiO2
エッチング除去して形成し（第２図(o)）、Ｐがドープ
されたｎ型ポリシリコン（ＤＯＰＯＳ）をCVD法によっ
て形成し、SITのｐ+ゲート領域４のポリシリコン電極
４′、SITのソース又はドレイン５のポリシリコン電極
５′、MOSトランジスタの絶縁ゲート電極15、MOSトラン
ジスタのドレイン電極12′及び図中には示されていない
が配線として用いるポリシリコンなどを除いて、マスク
工程を経てDOPOSをプラズマエッチング除去する（第２
図(p)）。その後、SiO216とDOPOSをマスクとしてＰを不
純物ドース量３×1015cm-2で加速電圧110keVでイオン注
入し、PSGをCVDによって厚さ4000Å程度に形成した後ア
ニーリングによってMOSトランジスタのｎ+ソース11及び
ｎ+ドレイン12を深さ約1.5μｍに、SITのｎ+ソース又は
ドレイン５を深さ約1.5μｍに、SITのｎ+ソース又はド
レイン５を深さ約１μｍに形成する（第２図(q)）。
次にAl電極をとるために２回のマスク工程を経てPSG、S
iO2の順にエッチングしてコンタクトホールを形成する
（第２図(r)）。
さらに裏面のSiO2をエッチング除去し、表面ではAl−Si
を、裏面ではAlを蒸着し、マスク工程を経て不要なAlを
エッチング除去する（第２図(s)））。以上第２図を参
照して説明した本発明の製造方法は微弱光検出感度、画
素分離特性が優れる本発明の構造のSITと読み出し回路
を構成するMOSトランジスタを同一のシリコン基板上に
同時プロセスで製作するのに適した製造方法で使用する
マスクも16枚と少なく済む。
次に本発明の固体撮像装置を構成する光検出器のSITの
マトリクスの構成方法とその光検出部の読み出し方法を
回路例を上げて、本発明の固体撮像装置の動作をあわせ
て簡単に説明にする。
第３図(a)に本発明に固体撮像装置の構成と読み出し回
路の１例を、第３図(c)に読み出しパルスのタイミング
チャートを示す。
第３図(a)に示した本発明の固体撮像装置の構成と読み
出し回路例では、第１図に示した本発明の光検出器とな
るSIT35はｎ+埋込み層２をソースとし、ｎ-エピタキシ
ャル層３の表面に設けられたｎ+領域５をドレインとす
る倒立動作で、ゲート上に設けられたMOSキャパシタ36
の一方の電極４′が垂直アドレス線46に接続され、ソー
スはその垂直アドレス線46に平行な埋込み線48に、ドレ
インは水平出力線47に接続されている。第２図(c)のパ
ルスタイシングに従ってまず、φTによってトランスフ
ァーMOSトランジスタ38がON状態のときにφPによってプ
リンチャージMOSトランジスタ37をON状態にすることに
よって水平出力線47はプリチャージ電源42によってある
電位（それはSIT35の動作点によって決められる）に充
電され、その後垂直アドレス線46にφGなるパルスが加
えられると、埋込み線48に接続されたスイッチMOSトラ
ンジスタ44がON状態となるとともに、その垂直アドレス
線46に接続されている一列のＳＩＴは一定の期間ＴLIに
SIT35に入射した光によってチャンネル内の空乏層で発
生したホールがｐ+ゲート４に蓄積されていてゲートを
バイアスしてそこへφGなるパルスがキャパシタ36を通
して加えられると入射光に応じた放電を起す。従ってφ
Gのパルス電位はSITの特性上最適な値に設定されてい
る。このときｐ+ゲート４に蓄積されたホールはソース
にはき出され一定のポテンシャルにリフレッシュされ
る。またφGによって選択されない垂直アドレス線上のS
ITは埋込み線のスイッチMOSトランジスタ39が、OFF状態
にあるので、入射光に応じてチャンネルのポテンシャル
が下がっていても水平出力線の放電には寄与しない。
次にφGの立下がりとともにトランスファーMOSトランジ
スタ38をOFF状態にすることによって、SITの放電量がト
ランスファーキャパシタ40の放電量としてそのトランス
ファーキャパシタ40に記憶される。水平シフトレジスタ
50からφSなるパルスを第３図(c)のパルスタイミングに
従って発生させ、そのφSによってスイッチＭＯＳトラ
ンジスタ39を順次ＯＮ状態にすることによって、トラン
スファーキャパシタ40のビデオ電源43による充電によっ
て負荷抵抗46による電圧降下として出力端子60に順次電
気信号として出力される。以下同様に垂直シフトレジス
タ49からφGなるパルスを発生させて垂直アドレス線を
選択していく。
プリチャージMOSトランジスタ37、トランスファーMOSト
ランジスタ38、スイッチMOSトランジスタ39、44及び垂
直シフトレジスタ49、水平シフトレジスタ50が同時プロ
セスによってSITと同一基板上につくられたＭＯＳトラ
ンジスタから成っている。トランスファーキャパシタ40
を大きくすることで出力を大きくすることができるが、
このトランスファーキャパシタはMOSトランジスタのｐ+
チャンネルストッパ10上に、SITのｐ+ゲート４上の絶縁
ポリシリコンゲートをつくる工程とまったく同じ工程で
ポリシリコン電極をつくることで製作することができ
る。
垂直シフトレジスタ49及び水平シフトレジスタ50は例え
ばＥ／ＤＭＯＳインバータによるシフトレジスタとスー
パーバッファによって構成することができる。
第３図(b)に本発明の固体撮像装置の読み出し方法の別
の一例を、第３図(c)に読み出しパルスのタイミングチ
ャートを示す。
第３図(b)に示す読み出し方法例では、第１図に示した
本発明の光検出器となるＳＩＴ35は正立動作である。つ
まりｎ+埋込み層２をドレインとし、ｎ-エピタシャル層
３の表面に設けられたｎ+領域５をソースとして用い
る。回路の構成は第３図(a)と同じである。
第３図(c)のパルスタイミングに従って、まずφTによっ
てトランスファーMOSトランジスタ38がON状態のときに
φPによってプリチャージMOSトランジスタ37をＯＮ状態
にすることによって水平出力線をＯ電圧にし、次に垂直
アドレス線46にφGなるパルスが加えられると、埋込み
線48に接続されたスイッチMOSトランジスタ44がＯＮ状
態となってビデオ電源43によってSITをバイアスすると
ともに、その垂直アドレス線に接続されている一列のSI
Tの射光量に応じた放電をし、水平出力線47を充電す
る。次にφGの立下りとともにトランスファーMOSトラン
ジスタ38をOFF状態にすることでSITの放電量がトランス
ファーキャパシタ40に充電された電荷量として記憶され
る。水平シフトレジスタからφSなるパルスを第３図(c)
のパルスタイミングに従って発生させ、そのφSによっ
てスイッチMOSトランジスタ39を順次ON状態にすること
によっよてトランスファーキャパシタ40に記憶された光
情報を、負荷抵抗41による放電として出力端子45に順次
電気信号として出力される。
以下同様に垂直シフトレジスタ49からφGなるパルスを
発生させて垂直アドレス線を選択していく。
〔発明の効果〕
本発明の固体撮像装置はその構造において主電極の一方
が隣接画素間でｐ分離されることからSITの特性として
ノーマリーオフ型のみならず電流増幅率を高く設計した
ノーマリーオン型に近いデバイスを集積化配列すること
ができ微弱光の感度が優れる固体撮像装置が提供でき
る。
第４図は本発明による固体撮像装置による光電変換特性
を示す図である。横軸は入射光量で、入射光の波長は65
5ｎｍである。縦軸は出力端子45での出力電圧で暗状態
との出力電圧差をとっている。従来のSITイメージセン
サに比較して極めて高光感度なことがわかる。
第５図は分光感度特性である。入射光量を一定に保ちな
がら波長を400nmから1010nmと変化させてある。本発明
の固体撮像装置は従来のSITイメージセンサと比較して
短波長の感度が非常に向上され短波長から長波長までの
広い波長領域を径て均一な分光感度特性を持つことがわ
かる。
【図面の簡単な説明】
第１図はSITとMOSトランジスタの概略断面図、第２図は
SITとMOSトランジスタの同時プロセスの説明のための概
略断面図、第３図は本発明の固体撮像装置の動作の説明
のための図、第４図、第５図は本発明の効果を説明する
ための図でそれぞれ光電変換特性の比較、分高感度特性
の図である。 １……ｐ型シリコン基板、１″……基板Al電極、２……
ｎ+埋め込み層、３……ｎ-エピタキシャル層、４……ｐ
+ゲート（SIT）、４’……絶縁ポリシリコン電極、５…
…ｎ+ソース又はドレイン（SIT）、５′……ポリシリコ
ン電極、６……ｎ+分離領域、７……ｐ+分離領域、８…
…ゲート上のSiO2、９……ｐウェル、10……MOSトラン
ジスタのチャンネルストッパ、11……ＭＯＳトランジス
タのソース、12……ＭＯＳトランジスタのドレイン、1
2’……MOSトランジスタのドレインポリシリコン電極、
13……MOSトランジスタのチャンネル、14……ゲート酸
化膜、15……絶縁ポリシリコンゲート電極、16……フィ
ールド酸化膜、20……ｐ反転防止ｎ層

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】縦型静電誘導トランジスタを１画素の光検
    出器とする固体撮像装置で、その縦型静電誘導トランジ
    スタが低不純物密度な第１の層とその第１の層とは導電
    型の異なる高不純物密度な第２の層からなるシリコンウ
    ェハに作られた、前記第１の層の表面に形成された少な
    くとも１つの第１の主電極領域、その第１の主電極領域
    をはさむように前記第１の主電極より深く形成されたゲ
    ート領域、そのゲート領域の表面に少なくともその一部
    分に第１の絶縁物によって絶縁され前記ゲート領域とキ
    ャパシタを形成するよう設けられた第１の絶縁ゲート領
    域を備えた縦型静電誘導トランジスタで、第２の主電極
    領域が前記第１の層と前記第２の層の間に前記第２の層
    とは導電型の異なる前記第１の主電極と対向して設けら
    れた高不純物密度な第１の領域から成り、その第１の領
    域は表面から電極をとれるように前記第１の領域と導電
    型の同じ第２の領域が表面から前記第１の領域に接する
    よう形成されており、隣接した前記縦型静電誘導トラン
    ジスタがｐ＋分離領域と前記第１の領域と同導電型の前
    記第２の領域によって分離されていることを特徴とする
    縦型静電誘導トランジスタを固体撮像素子とし、前記第
    ２の層となるシリコン基板上に同時に作られた前記固体
    撮像素子の走査のためのスイッチＭＯＳトランジスタ
    と、前記固体撮像素子の読み出しのための走査パルスを
    発生させるシフトレジスタを構成するＭＯＳトランジス
    タが前記固体撮像素子の前記第１の層中のウェルが第２
    の層に接するように形成され、前記ＭＯＳトランジスタ
    の第３の主電極及び第４の主電極が前記ウェルの表面に
    形成され、第２の絶縁物によって絶縁されたポリシリコ
    ンが前記ＭＯＳトランジスタの第３の絶縁ゲート領域と
    なるよう製作されて前記固体撮像素子の読み出し回路と
    なっていることを特徴とする固体撮像装置。
  2. 【請求項２】縦型静電誘導トランジスタとＭＯＳトラン
    ジスタを第２層となるシリコン基板に同時に製作する固
    体撮像装置の製造方法において、 ｉ）前記第２の層となるシリコン基板上に第１の領域を
    形成するための第１の不純物ドーピングをしアニーリン
    グによって前記第１の領域を形成する工程。 ii）前記第１の領域と同じ導電型の第３の層を前記シリ
    コン基板の前記第１の領域と同じ面の前記ウェルの形成
    される部分を除いた部分に第２不純物ドーピングによっ
    て形成した後、前記シリコン基板上に前記第１の領域を
    はさむように前記第１の層をエピタキシャル成長によっ
    て形成する工程。 iii）前記第１の層の表面から前記ＭＯＳトランジスタ
    のウェルを形成するための第３の不純物ドーピングによ
    って前記ウエル領域を作る工程。 iv）ｐ＋分離領域を形成するための第１のデポジショ
    ン、第２の領域を形成するための第２のデポジション、
    前記ＭＯＳトランジスタのチャンネルストッパを形成す
    るための第４の不純物ドーピングを行った後アニーリン
    グによって、前記ウェル、前記ｐ＋分離領域、前記第２
    の領域、前記チャンネルストッパを形成する工程。 ｖ）前記ＭＯＳトランジスタを形成する部分以外の前記
    第１の層の表面にＬＯＣＯＳによってフィールド酸化膜
    を形成し、前記フィールド酸化膜のゲート領域の表面部
    分とフィールド酸化膜の第１の主電極領域の表面部分を
    同時に同じマスクによって除去し、前記縦型静電誘導ト
    ランジスタの前記ゲート領域と前記第１の主電極領域を
    形成する工程。 vi）前記縦型静電誘導トランジスタの前記ゲート領域の
    形成後、前記第２の絶縁物となる第２の酸化膜及び前記
    第１の絶縁物となる第３の酸化膜を同時に形成する工
    程。 vii）前記ＭＯＳトランジスタのチャンネルドープを行
    った後、前記縦型静電誘導トランジスタの前記ゲート領
    域と前記キャパシタを形成するための前記第１の絶縁ゲ
    ート領域及び前記第１の主電極領域及び前記第１の主電
    極の第１の電極領域と前記ＭＯＳトランジスタの前記第
    ２の絶縁ゲート領域及び前記第３の主電極の第２の電極
    領域及び前記第４の主電極の第３の電極領域としてＤＯ
    ＰＯＳを同時に形成する工程。 viii）前記縦型静電誘導トランジスタの前記第１の主電
    極領域と、前記ＭＯＳトランジスタの前記第３の主電極
    及び前記第４ の主電極を同時に形成する工程。 を少なくとも有することを特徴とする固体撮像装置の製
    造方法。
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