JPH069233B2 - 固体撮像装置及びその製造方法 - Google Patents

固体撮像装置及びその製造方法

Info

Publication number
JPH069233B2
JPH069233B2 JP61216198A JP21619886A JPH069233B2 JP H069233 B2 JPH069233 B2 JP H069233B2 JP 61216198 A JP61216198 A JP 61216198A JP 21619886 A JP21619886 A JP 21619886A JP H069233 B2 JPH069233 B2 JP H069233B2
Authority
JP
Japan
Prior art keywords
layer
region
main electrode
mos transistor
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP61216198A
Other languages
English (en)
Other versions
JPS6372152A (ja
Inventor
潤一 西澤
尚茂 玉蟲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to JP61216198A priority Critical patent/JPH069233B2/ja
Publication of JPS6372152A publication Critical patent/JPS6372152A/ja
Publication of JPH069233B2 publication Critical patent/JPH069233B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14679—Junction field effect transistor [JFET] imagers; static induction transistor [SIT] imagers

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は固体撮像装置及びその製造方法に関するもの
で、本発明による固体撮像装置は高感度・低雑音で小型
なもので家庭用ムービーカメラから放送用のテレビカメ
ラなどへの応用及びその高感度なことを利用した天体観
測用ビデオカメラなどの利用ができる。
〔従来の技術〕
従来の固体撮像装置の内ＳＩＴ型イメージセンサはn+基
板を用いて構成されていた。
〔発明が解決しようとする問題点〕
縦型静電誘導トランジスタ（以下ＳＩＴと称す）をアレ
イ状に並べて構成される固体撮像装置では、高感度・低
雑音・高速・高集積度といった特長があった。さらにそ
の撮像装置の読み出し回路をＳＩＴとは異なるＭＯＳト
ランジスタで構成し、その読み出し回路を同一基板上へ
つくることは非常に長い工程を必要とした。
〔問題点を解決するための手段〕
各画素を構成するＳＩＴをポリシリコンが充填されたＵ
溝分離領域でとり囲むことで画素間分離を行い、さらに
ｎチャンネルＳＩＴをｐ基板上に製作することで基板の
深いところでキャリアを発生させる長波長光での感度を
下げることができる。
読み出し回路を構成するＭＯＳトランジスタをＳＩＴと
同時プロセスで共通に形成できる部分は共通のマスクを
使って形成する工程を発明した。
〔作用〕
各画素を構成するＳＩＴをＵ溝分離することで画素間の
分離は十分となり更に高集積化ができる。長波長光に対
する感度をカットすることでブルーミングなどの現像を
抑制することができる。
ＳＩＴとＭＯＳトランジスタを同時プロセスとすること
でマスク工程を16回と少ない回数にすることができる。
〔実施例〕
第１図は本発明の固体撮像装置の実施例を構成する一画
素分のＳＩＴの概略断面図と、そのＳＩＴから成る光検
出部の読み出し回路を構成するＭＯＳトランジスタの１
つの概略断面図である。
第１図のＳＩＴにおいて、ｐ型半導体基板１の上に、Ｓ
ＩＴのドレイン又はソースとなる、全てのＳＩＴに共通
なn+埋め込み層２が形成されており、さらにその上に低
不純物密度のn-型エピタキシャル層５が形成されてお
り、このn-エピタキシャル層５の表面部分にp+ゲート領
域４及びそのp+ゲート領域４の間にドレイン又はソース
となるn+領域３がp+ゲート領域４の方がn+領域３よりも
深くなるように形成されている。ここで本発明の縦型構
造のＳＩＴではn+領域３又はn+埋め込み層２のどちらを
ソースとしても動作が可能であり、読み出し方法の違い
によりそれは決定される。
さらに一画素を構成するＳＩＴはＵ溝分離領域13によっ
てそれぞれ分離されている。p+ゲート領域４の上にはSi
O24によって絶縁されたポリシリコンゲート電極4′が
p+ゲート領域４とキャパシタを構成するように形成され
ている。n+３はポリシリコン電極3′によって電極がと
られ、そのポリシリコン3′の一部分の上にAl電極3″が
形成されている。
前記Ｕ溝分離領域13は前記n+埋め込み層２に至ってい
る。
前記n+埋め込み層２はＳＩＴの主電極となるのでSi基板
の表面からそのn+埋め込み層２に至るn+の領域が形成さ
れ、Alによって電極2″が形成されている。
以上が本発明の固体撮像装置の光検出部の一画素を構成
するＳＩＴの構造上の特徴である。
第１図はさらに上で説明したＳＩＴと同時プロセスによ
って作られる、読み出し回路を構成するＭＯＳトランジ
スタの１つの概略断面図が示してあるが、これは通常の
ＭＯＳトランジスタで、n-型エピタキシャル層５上にpw
ell領域６がその下面がｐ型半導体基板１に接するよう
に形成されその中にソース又はドレインとなるn+領域
８、９が、又そのpwell上面にゲート酸化膜となるSiO21
1が、そのSiO211上に絶縁ゲートとなるポリシリコンゲ
ート12などが形成されている。
ｐ型半導体基板１にはAl電極1″が全面に形成されてお
り、n+埋め込み層２に対してバイアスをかけられるよう
になっている。
第１図に示されるｐ型半導体基板上に製作されＵ溝分離
されたＳＩＴを一画素とし、そのＳＩＴから成る光検出
部の読み出し回路を、その光検出部と同一基板上に製作
されたＭＯＳトランジスタによって構成される固体撮像
装置は、第２図を参照して以下に説明する本発明の製造
方法の実施例により得ることができる。
まず、比抵抗４〜６Ω・cmのｐ型（100）Si基板１を準備
する。ウェット酸化により膜厚2000Å程度のSiO216を形
成し、n+埋込層のマスク工程を経てSiO216をマスクとし
てAsを１×1016cm-2の不純物ドーズ量で80keＶの加速電
圧でイオン注入し（第２図(a)）、アニーリングしn+埋
め込み層２を形成するが後の工程を考えてAsの熱拡散深
さは所望のn+埋め込み層よりは、浅くなっている。表面
のSiO2をエッチング除去し、さらに膜厚600Å程度のSiO
218をウェット酸化により形成する（第２図(b)）。n-型
エピタキシャル層６を成長する前にそのn-型エピタキシ
ャル層６のｐ基板からのオートドープによるｐ反転を防
ぐためにＭＯＳトランジスタのpwellとなる部分の上面
以外をマスク工程によりレジスト19をマスクとしSiO218
を通してｐを５×1011cm-2の不純物ドーズ量で100keＶ
の加速電圧でイオン注入し（第２図(c)）、アニーリン
グしｎ型の層20を形成する。さらに表面を酸化しSiO218
の厚さを1500Å程度としておく。このとき裏面には保護
のためのポリシリコン21を例えばＬＰＣＶＤ法などによ
り形成しておく（第２図(d)）。
次に表面のSiO218を全面にわたってエッチング除去し、
厚さ５〜６μｍ程度の低不純物密度のn-型エピタキシャ
ル層５を形成する。このn-型エピタキシャル層５の厚さ
は光検出器となるＳＩＴの電気的特性と分光感度特性な
どを考慮して決定される（第２図(e)）。
裏面のポリシリコン21をエッチング除去する。pwellマ
スクのマスク工程によりpwell以外の部分を覆うレジス
ト22をマスクとして600Å程度の厚さのSiO223を通して
Ｂ（ボロン）を２×1013cm-2の不純物ドーズ量で100ke
Ｖの加速電圧でイオン注入し（第２図(f)）、アニーリ
ングしpwell７を形成するが、後の工程を考えてＢの熱
拡散深さは所定のpwell７よりは、浅くなっている。さ
らにウェット酸化によりSiO223の膜厚を5000Å程度とし
ておく。
マスク工程を経てレジスト25をマスクとしてSiO2エッチ
ング、Siのプラズマエッチングによって深さ４〜５μ
ｍ、幅２〜３μｍのＵ溝26を形成する（第２図(g)）。
レジストを洗浄により取り除きSiO224をエッチング除去
した後、Siのスライトエッチングを行う。ドライ酸化を
1100℃で100分間行うことによってSiO227を形成し、Ｌ
ＰＣＶＤによってポリシリコン28をデポジション形成す
る（第２図(h)）。
ポリシリコン28の表面部分のみをエッチング除去した
後、厚さ5000Å程度のSiO229を形成する（第２図
(i)）。
n+ドレインのマスク工程によってn+埋め込み層２のコン
タクトのためのn+領域の部分の上面がエッチング除去さ
れたSiO229をマスクとして、Ｐをデポジションさせ、Ｐ
を熱拡散法により拡散しn+領域30を形成するが、後の工
程を考えてｐの拡散深さはn+埋め込み層２に達する程で
はない（第２図(j)）。
ＰＳＧ31、SiO229をエッチング除去した後、膜厚600Å
程度のSiO232を形成し、ＭＯＳトランジスタのp+チャン
ネルストッパ領域９となる領域に、マスク工程を経てp+
チャンネルストッパ領域９となる部分の上面の部分が取
り除かれたレジスト34及びSi3N433をマスクとしてＢを
不純物ドーズ量５×1013cm-2で加速電圧100keＶでイオ
ン注入する。Si3N433は例えばＣＶＤ法などによって形
成する（第２図(k)）。
マスク工程を経てＭＯＳトランジスタを形成するところ
を除いてSi3N433をプラズマエッチングで取り除く（第
２図(1)）。
Si3N433をマスクとしてＬＯＣＯＳによってフィールド
酸化膜14を形成し、Si3N433をプラズマエッチングで除
去し、マスク工程を経て、ＳＩＴのp+ゲート４及びn+ド
レイン又はソース３となるそれぞれの領域の上面のSiO2
をエッチング除去する。さらに前記ＬＯＣＯＳとそれに
つづくアニーリングによってn+領域30、ｐwell６、p+チ
ャンネルストッパ領域７が熱拡散によって所定の深さに
形成される（第２図(m)）。
ウェット酸化によって600Å程度の厚さのSiO2が上記エ
ッチング除去されたSiO214の部分（ＳＩＴのp+ゲート４
及びn+ドレイン又はソース３となるそれぞれの領域の上
面）に形成する。次にAlを全面に蒸着し、ＭＯＳトラン
ジスタの領域とＳＩＴのn+ドレイン又はソース３となる
それぞれの領域の上面36を除いてマスク工程を経てエッ
チング除去する。
このAl36とSiO214をマスクとしてＢを不純物ドーズ量５
×1015cm-2で加速電圧50keＶでイオン注入し、Al36をエ
ッチング除去した後、アニーリングしてＳＩＴのp+ゲー
ト４を深さ３μｍ程度に形成する。このp+ゲート４の間
隔及び深さがＳＩＴの特性を最も良く決めるものの１つ
であり、あらかじめ光検出器として最適なＳＩＴとなる
よう決められる（第２図(n)）。
SiO237をスライトエッチングにより除去する（第２図
(o)）。
ＳＩＴのp+ゲート４上のゲート酸化膜４及びＭＯＳト
ランジスタのゲート酸化膜11を形成するが、これは例え
ば1100℃において、Ｏ２＋ＨＣｌの雰囲気中で約13分酸
化することにより得られた厚さ700Å程度のSiO2膜であ
る（第２図(p)）。
次にＭＯＳトランジスタをデプレション型とするか、エ
ンハンスメント型とするかによってマスク工程を経てイ
オン注入によりチャンネルドープを行う。
第２図(p)ではＥ／Ｄ ＭＯＳインバータの負荷トラン
ジスタとなるデプレション型のＭＯＳトランジスタを形
成する場合を示している。このときはＰを例えば不純物
ドーズ量２．０×1012cm-2で加速電圧120keＶでイオン
注入する。エンハンスメント型とする場合はＢを例えば
不純物ドーズ量で加速電圧60keＶでイオン注入する。
マスク工程を経てレジスト39をマスクとして、ＳＩＴの
n+ドレイン又はソース５の電極をとるためのコンタクト
ホールとＭＯＳトランジスタの電極をとるためのコンタ
クトホールを、SiO2をエッチング除去して形成する（第
２図(q)）。
Ｐがドープされたｎ型ポリシリコン（ＤＯＰＯＳ）をＣ
ＶＤ法によって表面に形成し、ＳＩＴのp+ゲート４上に
ポリシリコン電極4′、ＳＩＴのドレイン又はソースの
ポリシリコン電極5′ＭＯＳトランジスタのポリシリコ
ン電極13、ＭＯＳトランジスタのドレイン電極10′及び
図中には示されていないが、配線として用いるポリシリ
コンなどを除いて、マスク工程を経てレジストをマスク
としてＤＯＰＯＳをプラズマエッチングによって取り除
く（第２図(r)）。
SiO214とＤＯＰＯＳをマスクとしてSiO211を通してＰを
不純物ドーズ量３×1015cm-2で加速電圧110keＶでイオ
ン注入し、ＰＳＧをＣＶＤによって厚さ4000Å程度に形
成した後、アニーリングによってＭＯＳトランジスタの
n+ソース９及びn+ドレイン10を深さ約１．５μｍに、Ｓ
ＩＴのn+ドレイン又はソース３を深さ約１μｍに形成す
る（第２図(s)）。
Al電極をとるためにコンタクトホール40を形成するが、
２回のマスク工程を経てＰＳＧ、SiO2の順にエッチング
して形成する（第２図(t)）。
裏面のSiO2をエッチング除去し、表面と裏面にAlを蒸着
し、マスク工程を経て不要なAlをエッチング除去する
（第２図(u)）。
以上、第２図を参照して説明した本発明の製造方法はｐ
基板上につくられた光検出器となるｎチャンネルＳＩＴ
と、読み出し回路を構成するｎチャンネルＭＯＳトラン
ジスタを同時に同一の半導体基板上に製作するのに適し
た製造方法で、使用するマスクも16枚と少なくてすむ。
特に第２図(c)の工程でn-型エピタキシャル層のｐ反転
を防止する工程を導入することで良好なn-型エピタキシ
ャル層をつくれること、第２図(m)以降の工程でＳＩＴ
のゲート及びドレイン又はソースをセルフアラインで形
成する工程はゲートとドレイン又はソースの間隔を一定
になるように製作することができる。
次に本発明の固体撮像装置を構成する光検出器であるＳ
ＩＴのマトリクスの構成方法とその光検出部の読み出し
方法と回路例を上げて、本発明の固体撮像装置の動作を
あわせて簡単に説明する。
第３図(a)に、本発明の固体撮像装置の構成と読み出し
回路、第３図(b)に読み出しパルスのタイミングチャー
トを示す。
第１図に示した本発明による光検出器となるＳＩＴ50は
n+埋め込み層２をソースとし、ｎ−エピタキシャル層５
の表面に設けられたn+領域３をドレインとする倒立動作
のＳＩＴで全てのソースが共通でゲートが垂直アドレス
線80に、ドレインが水平出力線81に接続されている。第
３図(b)のパルスタイミングに従ってφＴによってトラ
ンスファーＭＯＳトランジスタ53がＯＮ状態のときにφ
Ｐによって水平出力線81はプリチャージ電源57によって
ある電位（それはＳＩＴの動作点によって決められる）
に充電され、その後垂直アドレス線80の１つにφＧなる
パルスが加えられることによってその垂直アドレス線に
接線されている一列のＳＩＴは、一定の期間にＳＩＴに
入射した光によってチャンネル内の空乏層で発生したホ
ールがp+ゲートに蓄積されてゲートのポテンシャルは下
がっているが、チャンネルを流れるソースからの電子に
よる電流が検知しうるほどには大きくないようなノーマ
リーオフ型のＳＩＴで、かつそのφＧなるパルスが加わ
るとそのパルスがキャパシタ51を通して入射光量に対応
して発生したホールによるゲート電位の変化に加わっ
て、入射光量に応じた放電を起す。このときP+ゲートに
蓄積されたホールはソースにはき出されゲートはリフレ
ッシュされる。
φＧの立ち下りとともにトランスファーＭＯＳトランジ
スタ53をＯＦＦ状態にすることによってＳＩＴの放電電
荷量がトランスファーキャパシタ55の放電量としてその
トランスファーキャパシタ55に記憶される。水平シフト
レジスタからφＳなるパルスを第３図(b)のタイミング
によって発生させ、そのφＳによってスイッチＭＯＳト
ランジスタ54を順次ＯＮ状態にすることによってトラン
スファーキャパシタ55に記憶されていた光情報がトラン
スファーキャパシタ55のビデオ電源58による充電によっ
て出力端子60に順次電気信号となって出力される。以下
順次垂直アドレス線を選択していく。
プリチャージＭＯＳトランジスタ52、トランスファーＭ
ＯＳトランジスタ53、スイッチＭＯＳトランジスタ54及
び垂直シフトレジスタ70、水平シフトレジスタ71が同時
プロセスによってＳＩＴと同一基板上につくられたＭＯ
Ｓトランジスタから成っている。
トランスファーキャパシタ55を大きくすることで出力を
大きくすることができるが、このトランスファーキャパ
シタはＭＯＳトランジスタのｐ well６のp+領域７を用
いてＳＩＴのP+ゲート12の絶縁ポリシリコンゲートをつ
くる工程とまったく同じ工程でキャパシタを製作するこ
とで大きくすることができる。
垂直シフトレジスタ70及び水平シフトレジスタ71は例え
ばＥ／Ｄ ＭＯＳインバータによるシフトレジスタとス
ーパーバッファによって構成することができる。
第３図(c)に、本発明の半固体撮像装置の構成と読み出
し回路例を第３図(d)に読み出しパルスのタイミングチ
ャートを示す。
この読み出し例では第１図に示した本発明による光検出
器となるＳＩＴは正立動作である。すなわちn+埋め込み
層２をドレインとし、n-エピタキシャル層５の表面に設
けられたn+領域３をソースとして用いる。したがってド
レインが共通となり、垂直アドレス線80にはゲートが、
水平出力線81にはソースが接続される。
第３図(d)のパルスタイミングに従って、垂直アドレス
線80の１つがφＧなるパルスによって選択されると、そ
の垂直アドレス線80に接続されたＳＩＴは一定の期間に
ＳＩＴに入射した光によってチャンネル内の空乏層で発
生したホールがp+ゲートに蓄積されてゲートのポテンシ
ャルは下がっているがチャンネルを流れるソースからの
電子による電流が検知しうるほどには大きくないような
ノーマリーオフ型のＳＩＴで、かつそのφＧなるパルス
がＭＯＳキャパシタ51を通して加わると、そのパルスが
入射光量に対応して発生したホールによるゲート電位の
変化に加わって、入射光量に応じた放電をして水平水力
線81のそれぞれの電位を決める。φＧの高いレベルの期
間内に水平シフトレジスタ71からφＳなるパルスを発生
することによってスイッチＭＯＳトランジスタ54を順次
ＯＮ状態にすることによって垂直アドレス線上のＳＩＴ
に入射した光情報を電気信号として出力端子60に取り出
すことができる。水平アドレスの終った後φＧのパルス
をφＲのパルスと同時にあるリフレッシュレベルにする
ことで、ＳＩＴのリフレッシュと水平出力線のリフレッ
シュをφＲのパルスによってリフレッシュＭＯＳトラン
ジスタ52′をＯＮ状態にすることで同時に行う。
以下順次垂直アドレス線を選択していく。
ＭＯＳトランジスタ52′及び54、垂直シフトレジスタ7
0、水平シフトレジスタ71が同時プロセスによってＳＩ
Ｔと同一基板上につくられたＭＯＳトランジスタから成
ることは前に述べた読み出し方法例と同様である。
〔発明の効果〕
本発明のＳＩＴ撮像装置を構成するＳＩＴはｐ基板上の
n+埋め込み層をＳＩＴの主電極の１つとするもので、基
板の深いところまで侵入しキャリアを発生させる長波長
光の感度をカットし、相対的に短波長光の感度を上げる
ことになる。つまりｐ基板内部で発生したホールはＳＩ
Ｔのp+ゲートへ拡散せず、ＳＩＴのゲートに蓄積される
有効なキャリアとはならない。さらに各画素セルがＵ溝
によって分離されており、従って画素セルを微細化する
ことが可能で、開口率も大きくなる。
第４図・第５図は、本発明の効果を示す図面である。
第４図は本発明とn+基板につくられた従来のＳＩＴ撮像
装置の分光感度の比較の一例である。n+基板につくられ
た従来のＳＩＴ撮像装置では波長感度のピークが750ｎ
ｍにあって長波長光に感度をもつのに対して本発明では
波長感度のピークが630ｎｍにあって、短波長光に感度
をもつことがわかる。
第５図は本発明の撮像装置の光電変換特性の一例であ
る。第３図(c)による読み出し方法で、TLI（光蓄積時
間）は11msecの例である。オプティカルゲインは104〜1
05と非常に高感度である。
【図面の簡単な説明】
第１図はＳＩＴとＭＯＳトランジスタの概略断面図、第
２図はＳＩＴとＭＯＳトランジスタの同時プロセスを説
明するための概略断面図、第３図は本発明の固体撮像装
置の動作の説明のための図、第４図・第５図は本発明の
効果を説明するための図でそれぞれ分光感度特性の比
較、光電変換特性を示す。 １…ｐ型Si基板、２…n+埋め込み層、３…ＳＩＴのn+ド
レイン又はソース、3′…ＳＩＴのn+ドレイン又はソー
スのポリシリコン電極、４…ＳＩＴのp+ゲート、4′…
ＳＩＴのp+ゲート４の絶縁ポリシリコン電極、４…Ｓ
ＩＴのp+ゲート上のＭＯＳキャパシタのSiO2、５…低不
純物密度n-領域、６…pwell、７…p+チャンネルストッ
パ、８、９…ＭＯＳトランジスタのn+ドレイン又はソー
ス、9′…９のポリシリコン電極、10…ＭＯＳトランジ
スタのドープされたチャンネル、11…ＭＯＳトランジス
タのゲート酸化膜、12…ＭＯＳトランジスタのポリシリ
コンゲート、13…Ｕ溝分離、14…フィールド酸化膜、20
…ｐ反転防止ｎ層、26…Ｕ溝、50ＳＩＴ、51……ＭＯＳ
キャパシタ、52…プリチャージＭＯＳトランジスタ、5
2′…リフレッシュＭＯＳトランジスタ、53…トランス
ファーＭＯＳトランジスタ、54…スイッチＭＯＳトラン
ジスタ、70…垂直シフトレジスタ、71…水平シフトレジ
スタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】低不純物密度な第１の層とその第１の層と
    は、導電型の異なる高不純物密度な第２の層からなるシ
    リコンウェハの前記第１の層の表面に形成された少なく
    とも１つの第１の主電極領域、その第１の主電極領域を
    はさむように形成されたゲート領域、そのゲート領域の
    上面に少なくともその一部分に第１の絶縁物によって絶
    縁され、前記ゲート領域とキャパシタを形成するよう設
    けられた第１の絶縁ゲート領域を備えた縦型静電誘導ト
    ランジスタで、第２の主電極領域が前記第１の層と前記
    第２の層との間の一部分に前記第２の層とは、導電型の
    異なる前記第１の主電極と対向して設けられた第３の
    層、前記縦型静電誘導トランジスタから成る光検出器が
    二次元配列された固体撮像装置において、隣接した前記
    縦型静電誘導トランジスタを分離するために、各縦型静
    電誘導トランジスタを取り囲むように形成されたポリシ
    リコンが充填されたＵ溝領域、前記固体撮像装置の走査
    のためのＭＯＳトランジスタと、前記固体撮像装置の読
    み出しのための走査パルスを発生させるシフトレジスタ
    を構成するＭＯＳトランジスタが前記固体撮像装置の前
    記第１の層にウェルが第２の層に接するように設けら
    れ、前記ＭＯＳトランジスタの第３の主電極及び第４の
    主電極が前記ウェルの上面に形成され、第２の絶縁物に
    よって絶縁されたポリシリコンが前記ＭＯＳトランジス
    タの第２の絶縁ゲート領域となるように製作されて、前
    記固体撮像装置の読み出し回路となっていることを特徴
    とする固体撮像装置。
  2. 【請求項２】ｐ型Ｓｉ基板上に複数の二次元配列の縦型
    静電誘導トランジスタとＭＯＳトランジスタとを形成す
    る固体撮像装置の製造方法において、 （ｉ）第２の層となる前記ｐ型シリコン基板上に第３の
    層となるｎ＋埋め込み領域を形成した後、前記ｐ型シリ
    コン基板からのオートドープを防ぐために、第４のｎ層
    を前記第２の層の前記第３の層と同じ面に形成してお
    き、前記ｐ型シリコン基板上に前記第３の層をはさむよ
    うに第１の低不純物密度層をエピタキシャル成長させる
    工程。 （ii）前記第１の層の上面から前記第１の層中にウェル
    を形成するための第１の不純物ドーピングを行う工程。 （iii）Ｕ溝を第１のエッチングによって前記第３の層
    に達する深さに形成し、前記ｐ型シリコン基板の全面を
    前記Ｕ溝も含めて酸化し、第１のポリシリコンを前記Ｕ
    溝を埋めるまでデポジションさせ、第２のエッチングに
    よって前記ポリシリコンを前記Ｕ溝の部分を除いて取り
    除き、前記第３の層に達する前記第３の層と同じ導電型
    の第２の主電極のコンタクトのための第１の領域を形成
    するための第２の不純物ドーピングを行う工程。 （iv）ＭＯＳトランジスタのチャンネルストッパを形成
    するための第３の不純物ドーピングを行い、熱処理によ
    ってウェル領域、第１の領域、チャンネルストッパ領域
    を形成する工程。 （ｖ）前記ＭＯＳトランジスタを形成する部分以外の前
    記第１の層の上面にＬＯＣＯＳによってフィールド酸化
    膜を形成し、前記縦型静電誘導トランジスタの前記ゲー
    ト領域と前記第２の主電極領域をセルフアラインによっ
    て形成するため、前記フィールド酸化膜の前記ゲート領
    域の上面部分と前記フィールド酸化膜の前記第２の主電
    極領域の上面部分を同時に第３のエッチングによって除
    去する工程。 （vi）前記縦型静電誘導トランジスタの前記ゲート領域
    の形成後、前記ＭＯＳトランジスタの第２の酸化膜を前
    記縦型静電誘導トランジスタの前記ゲート領域上に前記
    キャパシタを構成するための前記第１の酸化膜と同時に
    形成し、前記ＭＯＳトランジスタのチャンネルドープを
    行う工程。 （vii）前記縦型静電誘導トランジスタの前記ゲート領
    域と前記キャパシタを構成するための前記第１の絶縁ゲ
    ート領域及び前記第１の主電極の第１の電極領域と、前
    記ＭＯＳトランジスタの前記第２の絶縁ゲート領域及び
    前記第３の主電極の第２の電極領域及び前記第４の主電
    極の第３の電極領域としてＤＯＰＯＳを同時に形成する
    工程。 （viii）前記縦型静電誘導トランジスタの第１の主電極
    領域と、前記ＭＯＳトランジスタの前記第３の主電極及
    び前記第４の主電極を同時に形成する工程。 を少なくとも有することを特徴とする固体撮像装置の製
    造方法。
JP61216198A 1986-09-13 1986-09-13 固体撮像装置及びその製造方法 Expired - Fee Related JPH069233B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61216198A JPH069233B2 (ja) 1986-09-13 1986-09-13 固体撮像装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61216198A JPH069233B2 (ja) 1986-09-13 1986-09-13 固体撮像装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPS6372152A JPS6372152A (ja) 1988-04-01
JPH069233B2 true JPH069233B2 (ja) 1994-02-02

Family

ID=16684810

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61216198A Expired - Fee Related JPH069233B2 (ja) 1986-09-13 1986-09-13 固体撮像装置及びその製造方法

Country Status (1)

Country Link
JP (1) JPH069233B2 (ja)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0783097B2 (ja) * 1986-01-16 1995-09-06 新技術事業団 半導体装置の製造方法

Also Published As

Publication number Publication date
JPS6372152A (ja) 1988-04-01

Similar Documents

Publication Publication Date Title
US7910426B2 (en) Pixel and imager device having high-k dielectrics in isolation structures
JP3899236B2 (ja) イメージセンサの製造方法
KR20080084849A (ko) Ｐ 및 ｎ 도핑된 게이트를 갖는 집적 회로를 제공하는 방법및 장치
WO2006006392A1 (ja) 固体撮像装置、その製造方法及びそれを用いたカメラ
JPH08250697A (ja) 増幅型光電変換素子及びそれを用いた増幅型固体撮像装置
JPH11274461A (ja) 固体撮像装置とその製造方法
JP2001060680A (ja) 固体撮像素子およびその製造方法
JP2002124657A (ja) Ｃｍｏｓイメージセンサ
JPH069236B2 (ja) 固体撮像装置及びその製造方法
JPH0650771B2 (ja) 固体撮像装置及びその製造方法
JPH069233B2 (ja) 固体撮像装置及びその製造方法
JPS61141176A (ja) 半導体光検出装置
JPH069234B2 (ja) 固体撮像装置及びその製造方法
JP2641416B2 (ja) 光電変換装置
JPH069235B2 (ja) 固体撮像装置の製造方法
JP2584010B2 (ja) 固体撮像装置およびその製造方法
KR0140634B1 (ko) 고체촬상소자의 제조방법
JPH069237B2 (ja) 固体撮像装置及びその製造方法
JP2000260972A (ja) 固体撮像装置およびその製造方法
JP2906961B2 (ja) 固体撮像装置
JPH0620120B2 (ja) 半導体装置
JPH0620121B2 (ja) 半導体装置の製造方法
JPH0459828B2 (ja)
JPH05145056A (ja) 固体撮像素子
JPH05183184A (ja) 固体撮像装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees