TW548898B - Semiconductor integrated circuit - Google Patents

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TW548898B
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Kazuhiro Nagasawa
Kazuya Fujimoto
Shigeki Imai
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Sharp Kk
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Description

548898 號 87〗1QnQq 農正 曰 五、發明說明Q) _ 1 ·發明範轉 ICC本積發體明電係路關)於：個具有通過型電晶體邏輯電路之半導體 ⑤路）。本發明尤其與一個具有一 :: 益及減少成本之之半導體1C有關。 '、改良的生產利 2 ·相關技藝說明 近年來’如增加半導體丨c的操作速 減少功率消耗的需求已經成長。例如，為以J =之 =】Π4日^商業出版公司的"低功率消耗LSI白\金”在而 在此Ϊ揭不—種使用傳送半導體邏輯之電路皮竿^冓。 丰ί體所揭示之傳送半導體邏輯電路中了藉由NMOS 而形成一個邏輯電路，其中需要低位準訊 輸。…淪如何，由於下層效果，輸出之高位^ = 位準將減少該NMOS半導體的臨限值。 丰Λ #u的電廢 由此觀之，其他如下所述已經揭示之慣用 輯電路將運用各種測度而推出該減小高位準訊妙、、 依該NMOS半導體的臨限值而減小）到所要高位〜^ = 續階段電路而得到足夠的驅動容量。 句1 一種日立公司所揭示的CPL(辅助通過型電晶體邏輯）為 了恢復一個鈍化的高邏輯位準到其原來位準而已經搭配一 個在輸出節的CMOS反相器’並且一種為了抑制c " 定電流之PM0S叉合閃鎖為了後續階段負載而 量。詳細資料請參照π K · Y a η 〇，T. Y a m a n a k a，T.
Nishida，M. Saito，K. Sh i moh i gash i，與A.Shimizu，丨 的” 一種使用輔助通過型電晶體邏輯的3. 8ns CMOS 1 6x1 6-b
O:\55\55989-911203.ptc 第4頁 548898 __#號 87119099___年月日__修正_ _ 五、發明說明（2) " -- 乘法器 ’IEEE J. Solid-State Circuits· ， 25卷，2 號，3 8 8 - 3 9 5 頁（1 9 9 0 )。 另一慣用例子是東芝公司所揭示的SRPL(搖擺重存通過 型電晶體邏輯），其為了確保該輸出達到所要位準而使用 一個CMOS閃鎖。詳細資料請參看” Α· Parameswar， H.
Hara與Τ· Sakurai的’’ 一種以乘積及累加電路為基礎而用 於多媒體應用之高速且低功率的搖擺重存通過型電晶體、羅 輯”Proc. IEEE 1994, 278-281 頁，1994 年5 月。 ^ 在此等慣用通過型電晶體邏輯電路中，為了每個用於重 存訊號位準之串連電晶體預定數而提供一個⑽⑽暫存器。 因此，為了減少功率消耗，慣用地用一個通過型電晶體 邏輯電路取代一個CMOS邏輯電路，一個PM0S電晶體是必須 的且用於驅動高位準訊號而使LS I增加操作速度並減小曰、 〜 ^ 日日 片面積。 無論如何，由於其間載波行動性之差異，PM〇S電晶體具 有約1 / 3 N Μ 0 S電晶體的操作速度。此損傷通過型電晶體邏 輯電路快於CMOS邏輯電路之特徵。 慣用地，為了將該P Μ 0 S電晶體的操作速度增加到可與 NM0S電晶體相比較之位準，則必須提供大於NM0S電晶體的 PM0S電晶體，因此而難於減小該晶片面積。 另外，因為NM0S電晶體形成在該通過型電晶體邏輯電路 上的邏輯電路，所以該相關於該PM0S電晶體區域之NM0S電 晶體區塊的相對大小通常大於CMOS邏輯電路區域。因此， 就慣用於C Μ 0 S處理的配置方法而言，在p井孔可能浪費某 些區域。結果是，用於特定數目電晶體的晶片區域可能大
O:\55\55989-911203.ptc 第5頁 548898 - 案號 87119099_ 年月 曰 你 π：_^ * 五、發明說明（3) 於用於該慣用CMOS邏輯電路者。 因為上述的兩個理由，使用慣用通過型電晶體邏輯電路 是报難減小半導體I C的晶片面積。 發明概要 根據本發明的一個觀點，一個半導體積體電路包括：一 個通過型電晶體邏輯電路和一個為了補償該通過型電晶體 邏輯電路的輸出位準之輸出緩衝器，其中該輸出緩衝器包 括一個勒：帶電路。 . 在一個本發明的具體實施例中，額外提供該具有一個驅 動力量補償電晶體之靴帶電路。 在一個本發明的具體實施例中，該通過型電晶體邏輯電 路由NM0S電晶體所組成。 現在將描述本發明的特性。 本發明使用一個靴帶電路恢復鈍化的通過型電晶體邏輯 電路之高位準輸出而得到一個足夠用於後續階段電路的高 位準訊號之驅動能力。 如圖1及2所描寫，藉由使用該靴帶電路，則可在不使用 PM0S電晶體下增加已經透過一個NM〇s電晶體而鈍化之高位 準輸出至一電源供應電壓（Vdd )。 結果是’根據本發明，能僅uNM0S電晶體形成通過型電 晶體邏輯電路，且相較於該使用所需^⑽電晶體之慣用通 過型電晶體邏輯電路則其可能減小該晶片面積。因此，當 減少該功率消耗和增加該操作速度時也可能減小該通過型 電晶體邏輯電路之晶片面積。 另外，根據本發明，可能生產一個具有一個慣用NM0S處
548898 ------案號 87119099 五、發明說明⑷ —___ 理之半導體IC，其較該CM0S處理簡單， 轉返時間。 因此可觀地 進而，不需要一個PMOS區域，其也有利 減小。 令刊於該晶片 予進而，當額外提供一個驅動力量補償 $ ^較佳具體實施例所說的原因，所以該半=^ 肩耗能進一步減少。 體1 C 因此’在此描述的本發明使得提供一個當 ί::加該操作速度時也能減小晶片面積之半導； …占，j可能，因此改善該生產獲得並減少該成本。 二參考所伴隨圖示且閱讀並瞭解下列詳細描述時 斗此種及其他優點對熟悉本技藝者將變成顯而 圖式之簡要描述 圖1是一個描寫本發明所用靴帶電路之電路圖； ^ 2，一個描寫圖丨靴帶電路的操作波形之波形圖 圖圖3疋一個描寫根據本發明例子丨的反相器電路之 圖圖4是一個描寫根據本發明例子2的反相器電路之 輯·入到圖4所描寫電路的通過型電 輯電路輸入A及B的輸入波形之模糙波形圖·盥 摔Ϊ6皮—r個之描r寫在—個圖4所描寫電路的輸’出⑽Τ(Α· 才呆作波形之拉擬波形圖。 較佳具體實施例的詳述 藉由參考所伴隨的圖示和所說例子而將描述本發
減少該 面積之 ’因為 的功率 功率消 1C的優 本發 見 電路 電路 晶體邏 Β)上的 明
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548898 、. _案號 87119099_年月日__ 五、發明說明（5) 範例靴帶電路 圖1描寫一個能用做一個半導體I C的輸出缓衝器之範例 革化帶電路’該I C具有一個根據本發明的通過型電晶體邏輯 電路。一個靴帶電路是一種例如產生具有良好線性的鋸齒 波之推動電路。圖1的靴帶電路包括一個NMOS電晶體T2、一 個NMOS分離電晶體Ί\與一個在該閘極和該NMOS電晶體Τ2源 極間所提供之電容器（靴帶電容器）CB。 圖1描寫節點（端點）A、C、D與Ε η，和一個該N Μ 0 S電晶體 Τ2之閘極節點Β。 在此電路架構中，當已將該NMOS電晶體Τ2的閘極節點建 立在一個高電位位準時允許該分離電晶體Ί\浮動。因此， 可增加一個先前已經透過該NMOS電晶體Τ2而減少之高位準 輸出到該電源供應電壓。因此，使用此靴帶電路可在不使 用PM0S電晶體下得到高電壓和高電導。 現在將描述圖1靴帶電路的操作原理。參考圖1，當於該 節點Ε η處於高位準期間一個高位準電壓（VDD)應用到該節點 A時，將該閘極節點B充電到VDD - VTH(VTH:該NMOS電晶體Ί\的定 限電壓）。之後，當在該節點Ε η的電壓位準往下時，雖然 其間該節點Β維持VDD-VTH位準但該閘極節點Β進行浮動。 當在該節點D的電壓位準從Vss增加到VH ( = VDD)時，於電壓 Vdd-Vth應用到該NMOS電晶體T2的閘極節點B期間該閘極節點 Β進行浮動。因此，藉由其自有的閘極電容（在一個輸入端 和該閘極節點Β間的容量）而使得該NMOS電晶體Τ2也能扮演 靴帶電路。 結果是，該節點C的電壓也增加到VH。換言之，由於該電
O:\55\55989-911203.ptc 第8頁 548898 H 虎 87119099 五、發明說明（6) 月 曰 各器cB之耦合，藉由該節點c的電^ 〜 … I^B) ^ t M VH + VDD-VTH ^ # ^ f vDD-vTH。因此，可以驅動該節點c到一 八 位而不用將該電壓下降心的定限電壓。、、在δ亥即點D之電 、十、其ί，參考圖2將更詳細描述上述操作原理。如上所 ^二二^^節點Εη處於高位準期間一個高位準電壓庫用到 邊即點Λ牯，將該閘極節點Β充電到該高位準（ν _ν ^用 之後，當該節點Ε η往下時，直間兮浐κ β"TH) 、 :該=”浮動。此時，因為_‘電晶體;公 二：如果“點D處於低位準，則該低位準也傳輸到“ 之後，當該節點D從該低位準改變到該高 =㈡τ也;=描寫_s電晶體心 :Π;Γ在2?ΐ期間’在該節點c和該節.㈣間的電 位差異維持在常數位準。因此，該現行電壓位 該節點C的電壓位準之電壓出現在該節點Β。準⑽、加上 士 ί ϊ ΐ，過度驅動該NM0S電晶體Τ2，且該節點C的電位增 加到應用$该節點D的該電壓位準（）。 传:ί ’ ί ί 7輸出補償*將此|UD電路當作輸出緩衝器 已減二位加一個來自先前通過型電晶體邏輯電路之 ^ ί同位準輸出到該電源供應電壓（Ld)而不用使用PMOS電 曰曰體。 例子1 其次，將描述根據本發明的例子1而將反相器電路合作 半導體IC。該半導體1C為了該通過型電晶體邏輯電路曰之輸
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IN 第9頁 548898 * ί · _案號87119099_年月曰 修正_ 五、發明說明（7) 出補償而將上述靴帶電路用為輸出緩衝器。 如上所述，在一個使用通過型電晶體邏輯電路之半導體 1C中，藉由提供一個NMOS電晶體Ί\ (其功能為一個拉上電晶 體和一個分離電晶體）及該靴帶電容器CB，而能夠透過該通 過型電晶體邏輯電路且重存該改變減少之高位準訊號，而 不用使用PMOS電晶體。因此，此例子的反相器電路使用上 述靴帶電路而當作一個為了該通過型電晶體邏輯電路輸出 補償之輸出緩衝器。 圖3描寫該反相器電路。該反相器電路包括一個用於後 續對該通過型電晶體邏輯電路1輸出補償之輸出緩衝器。 該輸出緩衝器包括NMOS電晶體Ί\、T2與1^和一個靴帶電容器 CB。以下將描述該反相器電路之操作。 參考圖3，節點b的電位藉由已經浮動的拉上電晶體Ί\而 處於高位準（VDD-VTH)。因此，該NMOS電晶體Ί\當作一個分離 電晶體服務。 當一個來自該通過型電晶體邏輯電路（=節點a)的輸入 Α·Β處於高位準時，且該NMOS電晶體T2處於π開啟π狀態， 則該輸出處於低位準。因為該NMOS電晶體Τ3總是處於”開啟 π狀態，所以應指定該NMOS電晶體Τ2的電導相較於該NMOS電 晶體Τ3是相對大。 當該輸出A · Β(=節點a)下降時，該NMOS電晶體Τ3將該反 相器輸出0 U T ( A · Β )充電，且增加該電位。於是，藉由該 靴帶電容器CB的耦合效果而將b的電位增加到一個大於該電 源供應電壓（VDD)之位準，因此過度驅動該NMOS電晶體 T3。
O:\55\55989-911203.ptc 第10頁 548898
_%%_ 87119099 五、發明說明（8) 藉由設定該勒：帶電容器CB的電交 . 理為基礎之合適值，則可能开述操作原 化該僅用N Μ 0 S電晶體形成的通過型 1結而不會惡 高位準輸出。 、巧坦電晶體邏輯電路架構之 在此-反相器電路中，當該輪出 該輸出OUT總是經由該過度驅動NM = # 源供應電壓VDD。因此，不需要维捭“ B日铉I而拉上到該電 準總是確保於該輸出OUT。維持該位準穩定，且該高位 如上所述，根據本發明的例子J，有可能僅用NM〇s電晶 體形成該通過型電晶體邏輯電路且因此從該慣用通過型電 晶體邏輯電路減小該晶片面積。 另外’該慣用N Μ 0 S處理能生產該通過型電晶體邏輯電 路，因此可觀地減少該電路的轉返時間。進而，不要求一 個Ρ Μ 0 S區域，其也有利於減小該晶片面積。 在例子1的電路中，因為形成一個從該電源供應到該接 地之DC途徑（如，從電源供應_>NM0S電晶體T3->NM〇s電晶體 I - >接地之D C途徑），所以就減少功率消耗的觀點來看，該 NM0S電晶體Ts的通道寬度w應設計較小而通道長度[ 應設計較大。 ，論如何，當該NM0S電晶體T3的W較小而L因此較大時， 在南位準上驅動一個後續階段電路可能會有問題（如，該 NM0S電晶體Τ3的大小）。 藉由本發明例子2的反相器電路能解決此問題。 例子2 圖4描寫一個根據本發明例子2之反相器電路。該反相器
O:\55\55989-911203.ptc 第11頁 548898 ‘ , · _案號 87119099 __车月 J-M：-- 五、發明說明（9) 電路使用通過型電晶體邏輯電路2之補償輸出（Α ·Β和A · B)，並包括一個額外的NMOS電晶體I(一個驅動力量補償 NM0S電晶體），因此解決上述問題（如，該NM0S電晶體Ts之 大小），並減少該功率消耗。 藉由提供該NM0S電晶體T4而解決該關⑽電晶體了3之大 小。在圖4，當來自該通過型電晶體邏輯電路2之輸入Α ·Β 處於高位準時（如，當該輸入Α ·Β處於低位準時）’该NMOS 電晶體T4不運作，且僅當該輸入A · B處於高位準才運作。 因此，可能補足該NM0S電晶體T3的驅動力量，於是解決該 NM0S電晶體Τ3的大小之不足。 上述之外，例子2的操作原理大多與例子1相同，其中藉 由提供該拉上及分離電晶體L和該靴帶電容器C Β而在該通 過型電晶體邏輯電路2的輸出上確保一個免減 (reduction-free)高位準。此將描述於後° 當來自該通過型電晶體邏輯電路2的輸入Α ·Β處於該高 位準（如，當該輸入A · Β(=節點a)處於低位準）時，該NM0S 電晶體T2處於1’開啟（ON)”狀態，且因此該〇UT(A · B)的輸出 處於低位準。 當該輸入A · B下降（如，當該輸入a · B(節點a)上昇） 時，該NM0S電晶體I驅動該輸出out，且因此增加該電位。 於是，b的電位藉由該靴帶電容器cB的耦合效果而增加到一 個大於該電源供應電壓（vDD)之位準，因此過度驅動該NM〇s 電晶體I且於是在該輸出上傳輸該免減高位準。 因為該NM0S電晶體I轉換成，，開啟”狀態，所以縱使當該 N Μ 0 S電晶體Τ'3的W較小而L因此較大時不會發生相對用於後
O:\55\55989-911203.ptc 第 12 頁 548898 修正
i號 8711QnQQ 發明說明Uo) 續階段電路的驅動力量之問題。
a ®4 ； ^ ^ ^t ,a ^ ^ ^ A 的操作波形。、擬波形）。圖6描寫在該輸出0UT(A ·Β) 在此方式中，你I 9-feS.yu 反相器電路中減少之優點’、。一種能將功率消耗再從例子1的 電iic述的的二子：」因為其依據該特別處⑨，所以該秘帶 大電；電t值，常不能展示。當需要較快操作時 ^ ^ g Ο . _ y …、褅如何，通常並不需要特別大。 用ΐϋίϊΓ於如上所述的-個反相器電…能應 通過型電晶體邏輯電路之半導體1C。 過㈣晶體邏Ξίί發二ff用瞧電晶體形成-個通 慣用通過型電：：Ϊ絡：其相較於使用所需PM0S電晶體之 決+社A4日日體邏輯電路能減小該晶片面積。因此，當 。二ΐ If二消耗和增加該操作速度時也能減小該通過型電 晶體，輯電路之晶片面積。 电 e 7，本發明使改善一個半導體丨c之生產獲得且因 此減少该成本成為可能。 ^ i發明的具體實施例中，額外提供一個驅動力量 ^貝 電晶體’其可能再減少該半導體I C之功率消耗。 在^發明，另一具體實施例中，以慣用NMOS處理生產一個 半導體IC是可能的，且其較該CMOS處理簡易，因此可觀地 減少该轉返時間。進而，不需要一個PM0S區域，且其也有 利於減小该晶片面積。 對热悉本技藝者毋須偏離本發明的範圍和精神而將能約
548898
O:\55\55989-911203.ptc 第14頁 548898 圖式簡單說明 符號說明 案號 87119099 年月曰 修正 通過型電晶體邏輯電路 Εη A、B > L > D Cb T「T4
節I 靴帶電容器 NMOS電晶體
BBS 第15頁 O:\55\55989-911203.ptc

Claims (1)

  1. 548898 t 、 _案號87119099_年月日__ 六、申請專利範圍 1. 一種半導體積體電路，包括： 一通過型電晶體邏輯電路；及 一輸出緩衝器，用於補償該通過型電晶體邏輯電路的 輸出位準； 其中該輸出緩衝器包括一靴帶電路，其係由NMOS電晶 體所組成，構成一較小區域之半導體積體電路；及 該通過型電晶體邏輯電路及該輸出緩衝器分別係由 NMOS電晶體所組成。 2. 如申請專利範圍第1項之半導體積體電路，其中該靴 帶電路額外具有一驅動力補償電晶體。 3. 如申請專利範圍第1項之半導體積體電路，其中該通 過型電晶體邏輯電路係由NMOS電晶體所組成。 4. 如申請專利範圍第2項之半導體積體電路，其中該通 過型電晶體邏輯電路係由NMOS電晶體所組成。 5 .如申請專利範圍第1項之半導體積體電路，其中該靴 帶電路包括一電容器。 6. —種半導體積體電路，包括： 一通過型電晶體邏輯電路； 一輸出緩衝器，用於補償該通過型電晶體邏輯電路的 輸出位準； 其中該輸出緩衝器包括一靴帶電路，及一 DC路徑自第 1電源電壓供應通過第1電晶體及第2電晶體至接地； 其中該靴帶電路中之電容器，被連接於該第1電晶體 之閘極及一輸出端子之間，
    O:\55\55989-911203.ptc 第16頁 548898 « » _案號87119099_年月曰 修正_ 六、申請專利範圍 該1電晶體與該第2電晶體相比，具有較小的通道寬度 及較長的通道長度； 該通過型電晶體邏輯電路之第1輸出，係被施加至該 第2電晶體之閘極； 該通過型電晶體邏輯電路、該輸出緩衝器包括該靴帶 電路、該第1及該第2電晶體，各係由NMOS電晶體所組成； 該輸出緩衝器額外具有一驅動力補償電晶體，其係配 置於第2電源電壓及該輸出端子之間；及 該通過型電晶體邏輯電路之第2輸出，係用於補償第1 輸出者，其係被供給至該驅動力補償電晶體之閘極。 7. 如申請專利範圍第6項之半導體積體電路，其中該靴 帶電路包括：一分離電晶體，其係連接於第3電源電壓供 應及該第1電晶體之閘極之間，其係電性耦合至該電容 器；且 其中該分離電晶體之閘極係連接至第4電源壓供應。 8. —種半導體積體電路，包括： 一通過型電晶體邏輯電路；及 一輸出緩衝器，用於補償該通過型電晶體邏輯電路的 輸出位準； 其中該輸出緩衝器包括一靴帶電路，其包含：一電容 器，連接於第1電晶體之閘極與輸出端子之間；及一分離 電晶體； 該第1電晶體之閘極係電性耦合至該分離電晶體及該 電容器；
    O:\55\55989-911203.ptc 第17頁 548898 ,, _案號87119099_年月曰 修正_ 六、申請專利範圍 該分離電晶體之閘極係連接於第1電源電壓供應； 該輸出缓衝器更包含：一 DC路徑，其係自第2電源電 壓供應經第1電晶體及第2電晶體至接地者；及一驅動力補 償電晶體，其係配置於第3電源電壓供應及該輸出端子之 間者；及 該通過型電晶體邏輯電路之第1輸出係施加至該第2電 晶體之閘極；及該通過型電晶體邏輯電路之第2輸出係用 於補償該第1輸出，其係被供給至該驅動力補償電晶體之 閘極。 9 .如申請專利範圍第8項之半導體積體電路，其中該通 過型電晶體邏輯電路、輸出緩衝器包括該靴帶電路、該第 1電晶體分離電晶體，各係由NMOS電晶體所組成。 10.如申請專利範圍第8項之半導體積體電路，其中該第 2電晶體係一NMOS電晶體。 1 1 .如申請專利範圍第8項之半導體積體電路，其中該第 1電晶體與該第2電晶體相比，具有較小之通道寬度及較長 之通道長度。 1 2.如申請專利範圍第1項之半導體積體電路，其中該通 過型電晶體邏輯電路包括複數之獨立資料輸入。 1 3.如申請專利範圍第8項之半導體積體電路，其中該通 過型電晶體邏輯電路包括複數之獨立資料輸入。 14.如申請專利範圍第1項之半導體積體電路，其中該第 1及該第2電源電壓供應之各電源電壓係為相等。 1 5.如申請專利範圍第7項之半導體積體電路，其中該第
    O:\55\55989-911203.ptc 第18頁 548898 _案號87119099_年月曰 修正_ 六、申請專利範圍 1、該第3及該第4電源電壓供應之各電源電壓係為相等。 1 6 .如申請專利範圍第8項之半導體積體電路，其中該第 1、該第2電源電壓供應之各電源電壓係為相等。 17.如申請專利範圍第8項之半導體積體電路，其中該第 1、該第2及該第3電源電壓供應之各電源電壓係為相等。
    O:\55\55989-911203.ptc 第19頁
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