KR19990062842A - 반도체집적회로 - Google Patents

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Abstract

본 발명의 반도체집적회로는 : 패스트랜지스터 논리회로; 및 상기 패스트랜지스터 논리회로의 출력 레벨을 보상하며, 부트스트랩 회로를 포함하는 출력 버퍼를 포함한다.

Description

반도체집적회로
본 발명은 패스트랜지스터 논리회로를 가진 반도체 IC(집적회로)에 관한 것이다. 더 구체적으로, 제품 수율의 향상 및 비용을 절감할 수 있는 반도체집적회로에 관한 것이다.
반도체집적회로의 분야에서는, 최근 저소비전력화, 동작 속도 고속화 및 칩면적의 소면적화가 요구되고 있고, 이러한 요청에 응하는 기술로서, 패스트랜지스터 논리를 이용한 회로구성법이, 예컨대 닛께이 비지니스 퍼블리케이션사에서 간행된 문헌 저전력 소모 LSI의 기술백서 페이지 98∼104에 제안되어 있다.
상기 문헌에 제안된 패스트랜지스터 논리회로에서는, 논리 회로가 NMOS 트랜지스터로 구성되어 있기 때문에, 로우 레벨의 신호의 전송은 우수하지만, 하이 레벨 신호의 전압레벨이 기판효과 때문에 NMOS 트랜지스터의 임계치만큼 저하되는 문제가 있다.
이 관점에서, 후술되는 바와같은 다른 종래의 패스트랜지스터 논리회로가 제안되어 있는데, (NMOS 트랜지스터의 임계치만큼 저하한) 감소된 하이 레벨 신호를 다음단 회로에서 충분한 구동능력을 얻도록 요구되는 하이 레벨까지 풀업시키는 여러가지의 방법을 채용하고 있다.
히타치 제작소에서 제안된 CPL(상보 패스트랜지스터 논리)은 출력부에 CMOS 인버터를 마련하여, 이것에 의해, 감소된 하이 레벨의 논리레벨을 그의 원래 레벨로 복원시키고, PM0S 교차 결합 래치를 마련하여, 이것에 의해, CM0S 인버터의 스테틱전류를 억제함으로써, 후단 부하의 구동력을 증강하는 방법을 채용하고 있다. 상세하게는, IEEE 저널 솔리드 스테이트 회로., 볼륨. 25, 넘버 2, 페이지 388-395(1990)에 케이. 야노, 티, 야마나카, 티. 니시다, 엠. 사이토, 케이. 시모히가시, 및 에이. 시미주에 의해 발표된 상보 패스트랜지스터 논리를 이용한 3.8 ns CMOS 16x16-b 멀티플라이어를 참조하면 된다.
또한, 다른 종래예로서, 도시바에 의해 제안된 SRPL(스윙 복원 패스트랜지스터 논리)이 있으며, 출력이 소정 레벨에 도달하게 보증하는 CM0S 래치를 이용하는 방법을 채용하고 있다. 더 상세하게는, 1994년 5월, IEEE 1994 CICC 페이지 278-281에 에이. 파라메스와르, 에이치. 하라 및 티. 사쿠라이에 의해 발표된 멀티미디어 응용을 위한 멀티플라이 및 어큠무레이트 회로를 기초로 한 고속, 저전력, 스윙 복원 패스트랜지스터 논리를 참조하면 된다.
이들 종래의 패스트랜지스터 논리회로에서는, 모두 소정 개수의 직렬접속 트랜지스터에 대해 CM0S 버퍼를 제공하여, 신호레벨을 복원하는 방법을 채용하고 있다.
따라서, 종래에는, CM0S 논리 회로 대신에 패스트랜지스터 논리회로를 사용하는 LSI의 저소비전력화, 동작 속도 고속화 및 칩면적의 감소를 위해, 하이 레벨 신호를 구동하기 위한 PMOS 트랜지스터의 사용이 필요하였다.
그러나, PMOS 트랜지스터는 캐리어 이동도 차이에 의해 NMOS 트랜지스터와 비교하여 약 3배 정도 동작 속도가 뒤떨어지기 때문에, CMOS 논리회로보다 고속으로 되는 패스트랜지스터 논리회로의 특징에 제한을 주게 된다.
따라서, 종래에는, NMOS 트랜지스터에 준하는 레벨까지 PMOS 트랜지스터의 동작 속도를 중가시키기 위해서, NMOS 트랜지스터의 사이즈와 비교하여 PM0S 트랜지스터의 사이즈를 크게할 필요가 있어서, 칩면적을 감소시키기가 곤란하였다.
또한, 패스트랜지스터 논리회로는 NMOS 트랜지스터에 의해 논리회로를 구성하고 있기 때문에, CMOS 논리회로에 비하여 PMOS 트랜지스터 영역에 대한 NMOS 트랜지스터 영역의 상대적 크기가 종종 커지게 된다. 따라서, 종래의 CM0S 프로세스에서 채용되어 있는 레이아웃 방법을 사용하면, P웰에서 일부 영역이 쓸모 없게 되기 쉽다. 그 결과, 종래의 CM0S 논리 회로와 비교하면 트랜지스터수에 대한 칩면적이 커지는 경향이 있다.
이와 같이, 종래의 패스트랜지스터 논리회로를 이용하는 반도체 집적회로에서는 상기한 2가지 이유에 의해 칩면적을 감소시키기가 어렵다.
본 발명에 일 양태에 따르면, 반도체집적회로는 : 패스트랜지스터 논리회로; 및 상기 패스트랜지스터 논리회로의 출력레벨을 보상하는 출력버퍼를 포함하고, 상기 출력 버퍼는 부트스트랩 회로를 포함한다.
본 발명의 일 실시예에서, 상기 부트스트랩 회로에는 구동력 보조용 트랜지스터가 부가적으로 제공된다.
본 발명의 일 실시예에서, 상기 패스트랜지스터 논리회로는 NMOS 트랜지스터로 구성한다.
이하에, 본 발명의 작용에 대해서 설명한다.
본 발명은 패스트랜지스터 논리회로의 감소된 하이 레벨 출력을 복원하여 다음단 회로에서 하이 레벨 신호의 충분한 구동능력을 얻도록 부트스트랩 회로를 사용한다.
부트스트랩회로를 이용하면, 도 1 및 도 2에서 설명되는 바와 같이, 감소된 하이 레벨 출력을 NMOS 트랜지스터에 의해 PM0S 트랜지스터를 사용하지 않고 전원전압(VDD) 레벨까지 증가시킬 수 있다.
그 결과, 본 발명에 의하면, NMOS 트랜지스터만으로 패스트랜지스터 논리회로를 구성할 수 있기 때문에, PM0S 트랜지스터를 필요에 따라 이용하는 상기 종래의 패스트랜지스터 논리회로에 비교하여, 칩면적을 줄일 수 있게 된다. 따라서, 종래의 패스트랜지스터 논리회로의 저소비전력화 및 동작 속도 고속화를 이루면서 칩 면적도 감소시킬 수 있다.
또한, 본 발명에 의하면, CM0S 프로세스보다 간단한 통상의 NMOS 프로세스로 반도체집적회로를 제조할 수 있기 때문에, 턴어라운드 시간을 대폭 단축할 수 있다.
또한, PM0S 영역을 필요로 하지 않기 때문에, 이 점에서도, 칩면적을 감소시킬 수 있다.
또한, 구동력 보조용 트랜지스터를 부가하는 구성에 의하면, 후술하는 바람직한 실시예에서 설명하는 이유에 의해, 소비전력을 한층 더 절감할 수 있다.
따라서, 본 발명에서는 소비 전력을 감소시키고 동작 속도를 증가시키면서 칩면적도 감소시킬 수 있어서, 수율을 향상시키고 비용을 절감할 수 있는 반도체집적회로를 제공할 수 있다.
본 발명의 상기 및 다른 목적들은 첨부 도면들을 참조하여 상세하게 후술되는 설명을 이해하면 더 잘 이해될 수 있을 것이다.
도 1은 본 발명에 이용되는 부트스트랩회로를 나타낸 회로도,
도 2는 도 1의 부트스트랩회로의 동작 파형을 나타낸 파형도,
도 3은 본 발명의 실시예 1에 따른 인버터 회로를 나타낸 회로도,
도 4는 본 발명의 실시예 2에 따른 인버터 회로를 나타낸 회로도,
도 5는 도 4의 회로에서의 패스트랜지스터 논리회로 입력 A 및 B 로 입력되는 입력 파형을 나타낸 시뮬레이션 파형도, 및
도 6은 도 4의 회로에서의 출력 OUT (A·B) 의 동작 파형을 나타낸 시뮬레이션 파형도이다.
이하, 본 발명의 실시예를 도면을 참조하여 구체적으로 설명한다.
부트스트랩 회로의 실시예
도 1은 본 발명의 패스트랜지스터 논리회로를 구비한 반도체집적회로의 출력버퍼로서 사용될 수 있는 부트스트랩회로의 실시예를 나타낸다. 이 부트스트랩 회로는 양호한 선형성을 갖는 톱날 파형을 생성하는 부스터 회로의 일종이다. 도 1의 부트스트랩회로는 NMOS 트랜지스터(T2), NMOS 분리 트랜지스터(T1) 및 NMOS 트랜지스터(T2)의 게이트와 소스 사이에 제공된 커패시터(부트스트랩 커패시터)(CB)를 포함한다.
도 1은 노드(단자)(A,C,D,En), 및 NMOS 트랜지스터(T2)의 게이트노드(B)를 나타낸다.
이 회로구성에 있어서, 분리 트랜지스터(T1)는 NMOS 트랜지스터(T2)의 게이트노드(B)가 고전위레벨로 될 때 플로팅 상태가 되도록 허용한다. 따라서, NMOS 트랜지스터(T2)를 통해 감소된 고레벨 출력을 전원전압까지 끌어올릴 수 있다. 이것에 의해, 본 실시예의 부트스트랩회로에 의하면, PM0S 트랜지스터를 이용하지 않고 고전압과 고인덕턴스를 얻을 수 있다.
이하, 도 1에 나타낸 부트스트랩회로의 동작원리에 대해서 설명한다. 도 1을 참조하면, 노드(En)가 하이 레벨일때, 노드(A)에 고레벨 전압(VDD)을 인가하면, 게이트노드(B)는 VDD-VTH(VTH: NMOS 트랜지스터(T1)의 임계 전압)로 충전된다. 다음, 노드(En)의 전압레벨을 로우로 하면, 게이트노드(B)는 그 순간에 VDD-VTH레벨을 유지한 채로 플로팅 상태가 된다.
노드(D)에서의 전압 레벨이 VSS에서 VH(=VDD)까지 증가하면, NMOS 트랜지스터(T2)의 게이트노드(B)는 VDD-VTH가 인가되는 동안 플로팅 상태가 된다. 따라서, NMOS 트랜지스터(T2)도 자신의 게이트 용량(입력단자와 게이트노드(B) 사이의 용량)에 의해 부트스트랩회로와 같이 동작한다.
그 결과, 노드(C)의 전압도 VH까지 상승한다. 한편, 노드(B)(게이트 노드 B)의 전압은 커패시터(CB)의 결합에 의해 초기의 전압차 VDD-VTH를 유지하면서, 노드(C)의 전위에 의해 VH+VDD-VTH까지 상승한다. 따라서, T2의 임계 전압에 의해 전압을 강하시키지 않고 노드(C)를 노드(D)와 동일한 전위까지 구동시킬 수 있다.
다음, 상기 동작 원리를 도 2를 참조하여 더 상세하게 설명한다. 상기한 바와 같이, 노드(En)가 하이 레벨일때 노드(A)에 하이 레벨 전압을 인가하면, 노드(B)의 전위는 하이 레벨(VDD-VTH)로 충전된다.
그 후, 노드(En)가 로우 레벨이 되면, 노드(B)는 VDD-VTH의 레벨을 유지하는 동안 플로팅 상태가 된다. 이 상태에서, NMOS 트랜지스터(T2)가 온 상태에 있기 때문에, 노드(D)가 로우 레벨일때, 노드(C)에도 로우 레벨이 전달된다.
다음, 노드(D)가 로우 레벨에서 하이 레벨로 변화하면, 도 2에 나타낸 바와 같이 노드(C)도 NMOS 트랜지스터(T2)를 통해 전압레벨이 상승한다. 분리 트랜지스터(T1)에 의해서 전류가 차단되는 동안에는, 노드(C) 및 노드(B) 사이의 전위차가 일정하게 유지되기 때문에, 노드(B)에는 현재의 전압레벨 VDD-VTH의 전압에 노드(C)의 전압 레벨을 더한 값이 나타난다.
그 결과, NMOS 트랜지스터(T2)는 과잉구동되어, 노드(D)에 인가되는 고레벨 전압(VDD)까지 노드(C)의 전위가 상승한다.
따라서, 상기 부트스트랩 회로를 출력보상용의 출력버퍼로서 사용하면, 전단의 패스트랜지스터 논리회로에서 감소된 고레벨 출력을 PM0S 트랜지스터를 사용하지 않고 전원전압(VDD) 레벨까지 상승시킬 수 있다.
실시예 1
다음, 본 발명의 실시예 1에 따른 반도체집적회로로서 인버터 회로에 대해 설명한다. 상기 반도체 집적회로는 상기 부트스트랩회로를 패스트랜지스터 논리회로의 출력보상용 출력버퍼로서 사용한다.
상기한 바와 같이, 패스트랜지스터 논리회로를 이용하는 반도체집적회로에 있어서, 패스트랜지스터 논리회로를 통해 감소된 고레벨 신호를, (풀업 트랜지스터 및 분리 트랜지스터로서 작용하는) NMOS 트랜지스터(T1) 및 부트스트랩 커패시터(CB)를 제공함에 의해, PMOS 트랜지스터를 사용하지 않고 회복시킬 수 있다. 따라서, 본 실시예의 인버터 회로는, 상기 부트스트랩회로를 패스트랜지스터 논리회로의 출력보상용 출력버퍼로서 사용하고 있다.
도 3은 인버터 회로를 나타낸다. 상기 인버터회로는 패스트랜지스터 논리회로(1)의 후단에 출력보상용 출력버퍼를 포함한다. 상기 출력버퍼는 NMOS 트랜지스터(T1,T2,T3) 및 부트스트랩 커패시터(CB)를 포함한다. 이하 인버터 회로의 동작을 설명한다.
도 3을 참조하면, 노드(b)의 전위는 플로팅 상태인 풀업 트랜지스터(T1)에 의해 하이 레벨(VDD-VTH)로 된다. 따라서, 상기 NMOS 트랜지스터(T1)는 분리 트랜지스터로서 작용한다.
패스트랜지스터 논리회로에서의 입력 A·B(= 노드 a)이 하이 레벨일 때, NMOS 트랜지스터(T2)가 온 상태에 있고, 출력은 로우 레벨이 된다. NMOS 트랜지스터(T3)는 항상 온 상태이기 때문에, NMOS 트랜지스터(T2)의 콘덕턴스는 NMOS 트랜지스터(T3)의 콘덕턴스에 비해 비교적 크게 설계되어야 한다.
입력 A·B(= 노드 a)이 로우 레벨로 되면, 인버터 출력 OUT(A·B 바)은 NMOS 트랜지스터(T3)에 의해 충전되어 그의 전위가 상승한다. 따라서, b점의 전위는 부트스트랩 커패시터(CB)와의 커플링 효과에 의해 전원전압(VDD)이상으로 상승하여, NMOS 트랜지스터(T3)를 과잉구동한다.
이상의 동작 원리에 의해 부트스트랩 커패시터(CB)의 용량치를 적절한 값으로 설정하여 놓으면, 패스트랜지스터 논리회로가 NMOS 트랜지스터만으로 이루어지는 회로구성을 이용하여 하이 레벨 출력의 열화를 발생시키지 않고 인버터 회로를 구성할 수 있다.
상기 인버터 회로에서, 출력(OUT)이 하이 레벨일때, 상기 출력(OUT)은 과잉구동되는 NMOS 트랜지스터(T3)를 통하여 항상 전원전압(VDD)으로 풀업된다. 따라서, 레벨 스테틱을 유지할 필요가 없고, 출력(OUT)의 하이 레벨이 항상 보장된다.
상기한 바와 같이, 본 발명의 실시예 1에 의하면, NMOS 트랜지스터만으로 패스트랜지스터 논리회로를 구성할 수 있기 때문에, 상기 종래의 패스트랜지스터 논리회로에 비교하여, 칩면적을 감소시킬 수 있다.
또한, 상기 패스트랜지스터 논리회로가 종래의 NMOS 프로세스에 의해 제조될 수 있기 때문에, 회로의 턴 어라운드 시간을 대폭 단축할 수 있다. 또한, PMOS 영역을 필요로 하지 않기 때문에, 이 점에서도, 칩면적을 감소시킬 수 있다.
실시예 1의 회로에서는, 전원으로부터 접지로의 직류 경로(즉, 전원→ NMOS 트랜지스터 T3→NMOS 트랜지스터 T2→접지로의 직류 경로)가 형성되므로, 소비전력 감소의 관점에서는, NMOS 트랜지스터(T3)의 채널폭(W)은 작고, 채널 길이(L)는 크게 설계해야 한다.
그러나, NMOS 트랜지스터(T3)의 W를 작게 하고, L을 크게 하면, 다음단 회로를 하이 레벨로 구동하는 경우에 문제(즉, NMOS 트랜지스터 T3의 사이즈)가 생긴다.
이 문제는, 다음에 설명하는 실시예 2의 인버터 회로에 의해 해결된다.
실시예 2
도 4는 본 발명의 실시예 2에 따른 인버터 회로를 나타낸다. 상기 인버터 회로는 패스트랜지스터 논리회로(2)의 상보 출력(A·B 및 A·B 바)을 이용하고, 다른 NMOS 트랜지스터(T4)(구동력 보조용 상보 NMOS 트랜지스터)를 제공하여, 상기 문제(즉, NMOS 트랜지스터(T3)의 사이즈)를 해결하고, 동시에 소비전력을 감소시킨다.
NMOS 트랜지스터(T3)의 사이즈의 문제는 NMOS 트랜지스터(T4)를 제공함에 의해 해결된다. 도 4에서, NMOS 트랜지스터(T4)는, 패스트랜지스터 논리회로(2)에서의 입력(A·B 바)이 하이 레벨(즉, 입력(A·B)이 로우 레벨일때)일때는 동작하지 않고, 입력(A·B)이 하이 레벨일 때에만 동작한다. 따라서, NMOS 트랜지스터(T3)의 구동력을 보충할 수 있음으로써, NMOS 트랜지스터(T3)의 사이즈 부족의 문제를 해결한다.
그 밖의 실시예 2의 동작원리는 실시예 1과 마찬가지이고, 풀업 및 분리 트랜지스터(T1) 및 부트스트랩 커패시터(CB)를 제공함에 의해 패스트랜지스터 논리회로(2)의 출력이 감소되지 않는 하이 레벨을 보장하고 있다. 이하 그 동작을 설명한다.
패스트랜지스터 논리회로(2)에서의 입력(A·B 바)이 하이 레벨일때(즉, 입력 A·B(= 노드 a)이 로우 레벨일때, NMOS 트랜지스터(T2)가 온 상태이고, 따라서 OUT(A·B)의 출력은 로우 레벨이 된다.
입력(A·B 바)이 로우 레벨로 되면(즉, 입력 A·B(= 노드 a)이 하이 레벨로 되면), 출력(OUT)은 NMOS 트랜지스터(T3)에 의해 구동되어, 그의 전위가 상승한다. 따라서, b점의 전위는 부트스트랩 커패시터(CB)와의 커플링 효과에 의해 전원전압(VDD) 이상으로 상승되어, NM0S 트랜지스터(T3)를 과잉구동하여 출력이 감소되지 않는 하이 레벨을 전달한다.
NMOS 트랜지스터(T4)가 온 상태로 전이되므로, NMOS 트랜지스터(T3)의 L의 사이즈가 큰 상태에서 W의 사이즈를 작게하더라도, 다음단 회로에서의 구동력에 문제가 생기지 않는다.
도 5는 도 4의 회로에서의 패스트랜지스터 입력(A,B)으로의 입력파형(시뮬레이션 파형)을 나타낸다. 도 6은 출력(OUT)(A·B)의 동작 파형을 나타낸다.
이와 같이, 실시예 2는 실시예 1의 인버터 회로보다도 소비전력을 더욱 감소시킬 수 있는 장점이 있다.
상기 각 실시예에 있어서, 부트스트랩 커패시터(CB)의 특정 용량치에 대해서는, 그 용량치가 특정 프로세스에 의존하기 때문에 일률적으로는 나타낼 수 없다. 고속 동작이 요구될때는 더 큰 용량이 필요하게 된다. 그러나, 일반적으로 용량이 특별하게 커지지는 않는다.
본 발명은 상기한 바와 같은 인버터 회로에 제한되지 않고, 패스트랜지스터 논리회로를 가진 반도체집적회로에 널리 응용될 수 있다.
상기한 바와 같이 본 발명에 의하면, NMOS 트랜지스터만으로 패스트랜지스터 논리회로를 구성할 수 있기 때문에, PM0S 트랜지스터를 필요에 따라 사용하는 종래의 패스트랜지스터 논리회로에 비해 칩면적을 감소시킬 수 있다. 따라서, 종래의 패스트랜지스터 논리회로의 저소비전력화 및 동작 속도 고속화를 이루면서 칩면적도 감소시킬 수 있다.
또한, 본 발명에서는 반도체집적회로의 제품 수율의 향상 및 비용 절감을 이룰 수 있다.
본 발명의 일 실시예에서, 구동력 보조용 NMOS 트랜지스터가 부가적으로 제공됨으로써, 반도체집적회로의 소비전력을 더욱 절감할 수 있다.
본 발명의 다른 실시예에서, CMOS 프로세스보다 더 간단한 통상의 NMOS 프로세스로써 반도체집적회로를 제조할 수 있음으로써, 턴어라운드 시간을 현저하게 감소시킨다. 또한, PM0S 영역을 필요로 하지 않기 때문에, 이 점에서도, 칩면적을 감소시킬 수 있다.
본 발명의 정신과 범위를 벗어나지 않고 당업자들에 의해 여러 가지 다른 변경을 용이하게 실시할 수 있을 것이다. 따라서, 첨부된 특허청구의 범위는 본 명세서에서 설명된 내용으로 제한되지 않고, 더 넓게 해석되어야 한다.

Claims (4)

  1. 패스트랜지스터 논리회로; 및
    상기 패스트랜지스터 논리회로의 출력 레벨을 보상하며, 부트스트랩 회로를 포함하는 출력 버퍼를 포함하는 반도체집적회로.
  2. 제 1 항에 있어서, 상기 부트스트랩 회로에는 구동력 보조용 트랜지스터가 부가적으로 제공되는 반도체집적회로.
  3. 제 1 항에 있어서, 상기 패스트랜지스터 논리회로가 NMOS 트랜지스터로 구성되는 반도체집적회로.
  4. 제 2 항에 있어서, 상기 패스트랜지스터 논리회로가 NMOS 트랜지스터로 구성되는 반도체집적회로.
KR1019980053347A 1997-12-25 1998-12-07 반도체집적회로 KR100347833B1 (ko)

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