TW557445B - Semiconductor memory device - Google Patents

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TW557445B
TW557445B TW090113199A TW90113199A TW557445B TW 557445 B TW557445 B TW 557445B TW 090113199 A TW090113199 A TW 090113199A TW 90113199 A TW90113199 A TW 90113199A TW 557445 B TW557445 B TW 557445B
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Hideharu Yahata
Hiroki Fujisawa
Masayuki Nakamura
Masashi Horiguchi
Tsugio Takahashi
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Hitachi Ltd
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557445 A7 ________ B7 五、發明説明（1 ) 發明背景 本發明係有關與時鐘信號同步，以管線方式執行讀窝操 作的半導體記憶體裝置，例如有關應用在同步動態隨機存 取記憶體（DRAM)或雙資料率同步dram等上的有效技 術0 近年來，隨處理器快速操作頻率的提高，_DRAM不僅 要求縮短存取時間，也積極要求資料傳送速度的快速化。 同時，開發與時鐘信號（以下簡稱時鐘）同步操作之同步 DRAM，進而提出爲求快速化，分別在時鐘的上昇與下降 中輸入輸出資料之雙資料率（DDR)方式的同步£)尺八^1等， 持續成爲dram的主流。
具有此種構造的雙資料率同步DRAM揭示在1999 ISSCC
Digest of Technical Papers 第 412 頁〜第 413 頁（1999 IEEE Internal Solid-State Circuit Conference WP24.2 ”A 2.5V 333Mb/s/pin 1Gb Double Data Rate SDRAM”， p· 412〜p.413)。 特表平10-504 129(對應於美國專利申請5,544,124)中揭 示具有可程式等待時間之同步記憶體裝置的最適化電路。 特開平10-1625 72中揭示可對應於各種潛伏要求的資料傳 送系統。 特開平1 1-224486(對應於美國專利申請6,151，27〇)中揭 示，於讀出操作時，藉由對應於CAS潛伏的値，控制行選 擇信號啓動/不啓動時間的同步型記憶體裝置。 特開平11-66848中揭示縱使潛伏被減少時，仍可以足夠 -4- 本紙張尺度適用中國國家榡準(CNS) A4規格(21〇x297公釐) 557445 A7 B7 五 發明説明（2 ) 之週期時間容限執行操作的半導體記憶體裝置。 發明概述 圖29爲經發明人檢討之雙資料率同步DRAM的一般構 造，圖30爲其讀出時的計時圖，另外，圖31爲其寫入時的 計時圖。發明人所提出之下述問題及問題的原因分析屬於 本發明的一部分。 圖29所示之半導體記憶體裝置包含：記憶體單元陣列 123 ;位址緩衝器101，其係鎖存自外部輸入之位址；位址 暫存器103，其係鎖存以上述位址緩衝器101取入之位址； 列位址解碼器109，其係將0位址予以解碼，並選擇字線； 行位址解碼器116，其係將行位址予以解碼，並選擇字元 線；列位址鎖存器104，其係接收上述位址緩衝器101之輸 出，將列位址傳送至上述列位址解碼器109 ;行位址計數器 111，其係在内部變更行位址；行位址鎖存器110，其係接 收上述位址緩衝器101之輸出，將行位址傳送至上述行位址 計數器111 ;命令解碼器102，其係自外部接收控制信號， 生成内部控制信號；輸出緩衝器120，其係將自上述記憶體 單元陣列123讀出之資料輸出至外部；輸出時鐘生成電路 119，其係控制自上述輸出緩衝器120輸出之資料時間；輸 入緩衝器121，其係接收外部輸入之資料；及讀出/寫入電 路117，其係將自上述記憶體單元陣列123讀出之資料傳送 至上述輸出緩衝器120，或將上述輸入缓衝器121的資料寫 入上述記憶體單元123等。同步DRAM的其中一個特徵爲以 命令碼（以下簡稱命令）可以設定CAS潛伏（自輸入行位址至 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂 557445 A7 ____B7 五、發明説明（3 ) 輸出讀出資料爲止的時鐘週期數）。 參照圖30說明圖29之DRAM的資料讀出操作。圖30爲指 示自指示開始操作之ACTV命令讀出或寫入之READ命令或 WRITE命令（以下，不區別兩個命令時，稱之爲行命令）爲 止的時鐘週期數（tRCD)爲2週期，CAS潛伏CL爲2週期時 的计時圖。如圖30所示，AC TV被輸入的同時，列位址自 位址緩衝器101取入至内部，以接收ACTV命令，自命令解 碼器1〇2輸出之ACLK被鎖存至位址暫存器103内。再者， 列位址以接收ACT V命令，自命令解碼器1〇2輸出之時鐘 RCLK被鎖存至列位址鎖存器104内。之後，列位址信號被 解碼器109解碼，選擇因應列位址値的字線。字線被選擇 時’資料自被選擇之字線相關的記憶體單元輸出至位元 線。當資料確實輸入位元線時，感測放大器被啓動，位元 線電位被放大。 自ACTV命令被輸入起2週期後，READ命令被放入。於 此同時’行位址自位址緩衝器1 〇 1被取入至内部，以接收 READ命令，自命令解碼器102輸出的時鐘ACLK鎖存至位 址暫存器103内。再者，行位址以接收read命令，自命令 解碼器102輸出之時鐘YCLK1被鎖存至行位址鎖存器110 内。之後，行位址信號通過行位址計數器m，被行解碼器 解碼，選擇因應行位址値的位元線。此時，位元線被感 測放大器徹底放大，成爲可以選擇位元線的條件。選擇位 元線後’位元線的資料通過讀出電路117，自輸出緩衝器 120輸出至外部。此時，讀出資料自輸出緩衝器12〇輸出至 -6 - 本紙張尺度咖祕(2iG χ 297公爱)
裝 訂 557445 A7 B7 五、發明説明（4 ) 外部的時間係由輸出時鐘生成電路119所生成的QCLK1來 決定。此外，雙資料率同步DRAM中，自讀出電路117至輸 出緩衝器120之輸出位元數（η)兩倍之2n位元的資料被讀 出，各有η位元的資料分別與時鐘上昇與下降的邊緣同步被 輸出。另外，圖30中各顯示兩個行解碼器輸入與行選擇信 號，係爲了顯示在叢發模式等狀況下，以行位址計數器111 連續之位址被生成，據此執行讀出操作。 圖31爲圖29之DRAM中，tRCD爲2週期，CAS潛伏爲1 週期時，資料寫入時的計時圖。如圖31所示，寫入時，於 ACTV命令被輸入的同時，科列位址取入内部，列位址被列 解碼器109解碼，字線被選擇，記憶體單元的資料被輸出至 位元線。當位元線徹底加大時，感測放大器被啓動，位元 線電位被放大。 此外，ACTV命令被輸入起2週期後，WRITE命令被輸 入，WRITE命令被輸入的同時，行位址被取入内部。之 後，行位址與讀出時同樣的被解碼，位元線被選擇。寫入 資料自WRITE命令被輸入起（CAS潛伏1)= 1週期，自外部 被取入。此時，雙資料率同步DRAM中，分別在時鐘上昇 與下降的兩個邊緣，η位元之寫入資料自輸入緩衝器121取 入至内部，以2η位元通過寫入電路117傳送至記憶體單元陣 列123，通過被選擇的位元線寫入記憶體單元内。 上述之雙資料率同步DRAM因在時鐘上昇與下降的兩個 邊緣，分別執行讀取資料的輸出與寫入資料的取入，所以 具有資料傳送速度被提高的優點，然而在命令方面則如圖 -7- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 557445 A7 B7 五、發明説明（5 ) 30及圖31所示，因自輸入ACTV命令起至輸入行命令爲 止，閒置1週期，以致命令傳送效率低，因輸出命令的CPU 自輸出ACTV命令後，須等待1週期後才輸出行命令，因而 造成系統整體性能未充分提昇的缺點。 因而，檢討於輸入ACTV命令後，將被輸入之行命令輸入 時間前推1週期之輸入方式的同步DRAM。因藉由將行命令 的輸入時間前推1週期，CPU即可提前1週期轉移至其他處 理，所以具有提高系統整體性能的優點。而且，此時前推 的潛伏爲可變，因此可以適應各種系統。 但是瞭解到，欲實現行命令的前推輸入，圖29所示構造 的雙資料率同步DRAM等並不可行。具體而言，因READ 命令被前推輸入，行位址也被前推輸入，於感測放大器放 大位元線的資料之前，位元線即被選擇，以致無法讀出正 確資料。此外，因WRITE命令被前推輸入，正確之寫入資 料於輸入至寫入電路之前，位元線即被選擇，以致無法寫 入正確的資料。 本發明之目的在提供一種時鐘同步型的半導體記憶體裝 置，縱使讀出命令及寫入命令被前推輸入，行位址被前推 輸入時，仍可讀出及寫入正確的資料。 本發明之其他目的在提供一種時鐘同步型的半導體記憶 體裝置，可以縮短週期時間，促使資料傳送速度快速化。 本發明之上述及其他目的與新特徵，從本説明書之内容 及附圖即可獲得瞭解。 本專利申請所揭示之發明的主要内容概要説明如下： -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 557445 A7 B7 五、發明説明（6 ) 爲求達成上述目的，本發明之半導體記憶體裝置在雙資 料率同步DRAM等半導體記憶體中，設置暫存器，其係可 以設定指定讀出或寫入命令之輸入週期的値（前推潛伏），同 時在行位址鎖存電路與行解碼器之間之行位址用信號路徑 上設置計時調整用暫存器，其係用於因應設定在上述暫存 器内之前推潛伏，僅使信號延遲指定的週期時間。 亦即，在具備：記憶體單元陣列，其係具有連接有記憶 體單元之字線與位元線；列位址鎖存電路，其係鎖存自外 部輸入之列位址；列解碼器，其係將列位址予以解碼，選 擇上述記憶體陣列内之字線.；行位址鎖存電路，其係鎖存 自外部輸入之行位址；行解碼器，其係將行位址予以解 7 碼，選擇上述記憶體單元陣列内之位元線；輸出緩衝器， 其係將自上述記憶體陣列讀出之資料輸出至外部；輸入緩 衝器，其係取入自外部輸入之資料；及第一暫存器，其係 可以設定指定上述輸入緩衝器及輸出緩衝器之資料取入時 間及資料輸出時間的値，且上述輸入緩衝器及輸出緩衝器 的構造爲因應設定在上述第一暫存器上之値來決定操作時 間的半導體記憶體裝置中，設置第二暫存器，其係可以設 定指定資料讀出命令或寫入命令之輸入時間的値，同時設 置計時調整電路，其係用於在上述行位址鎖存電路與上述 行解碼器之間的行位址用信號路徑上，因應設定在上述第 二暫存器内的値，僅使信號延遲指定的時間。 採用上述手段時，因上述計時調整電路可因應設定在上 述第二暫存器的値（行命令前推潛伏値），控制行位址用的信 -9 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 557445 A7 B7 五、發明説明（ 號傳送延遲時間，因而，縱使因前推時輸人有讀出命令或 窝入命令（行命令），而前推取入有行位址時 ，仍可配合位元 線電位被放大的時間，進行行位址解碼 器的位元線選擇， ，貝出正確的資料。再者，於輸入緩衝器取入有寫入資料 後’可藉由位元線被選擇，在連接有被選擇字線之記憶體 單元内寫入正確資料。 此外，縱使設定在第一暫存器内之値（CAS潛伏）被變更， 因汉疋在第二暫存器内之値（行命令前推潛伏値）係被獨立設 定，因而上述計時調整電路也被獨立控制，所以可以保證 正確的操作。再者，縱使第一暫存器之設定値（CAS潛伏）不 夂更，而第二暫存器之設定値（行命令前推潛伏値）被變更 時，由於將第一暫存器的設定値（CAS潛伏）與藉由被獨立控 制<上述計時調整電路，行位址用信號的傳送延遲時間被 周正位元線之電位被放大時間及寫入資料被輸入時間配 合，可以選擇位元線，因此可以保證正確的操作。 此外，其構造宜設有··内部控制信號生成電路，立係依 ，自外部所供應的控制信號來生成用於内部電路控制的内 邵把制信號；及延遲控制電路，其係因應設定在上述第二 暫存器内之値，僅使内部控制信號延遲指定的週期時間了 上述計時調整電路藉由被上述延遲控制電路調整的内部控 制信號所控制，執行行位址用之信號計時調整。藉此，可 建乂系统有效生成控制上述計時調整電路的作號。 再者，其構造宜設置信號生成電路，其係「依據上述内部 控制信號，賦予上述輸出緩衝器的操作時間，該電路被上 -10- 本紙張尺度適財@ S家榡準(CNS) A4規格(⑽x297公董） 557445 A7 B7 五、發明説明（8 ) 述延遲控制電路所生成之内部控制信號所控制，可因應設 定在上述第二暫存器内的値延遲產生的信號。藉此，可以 共用的信號控制上述計時調整電路及生成賦予輸出緩衝器 之操作時間用信號的電路，可以簡化控制電路的構造。 另外，設置上述計時調整電路的位置，雖然也可以在上 述行位址鎖存電路與上述行解碼器之間，不過，當具備自 動更新被鎖存在上述行位址鎖存電路内之行位址的行位址 計數器時，上述計時調整電路宜設置在上述行位址計數器 與上述行解碼器之間的行位址用信號路徑上，或是設置在 上述行位址鎖存電路與上述行位址計數器之間。藉此，與 時鐘同步操作的半導體記憶體裝置使位址鎖存及位址更新 操作與行位址之解碼操作分散在其他的週期執行，可以縮 短週期時間。 此外，還具備：上述記憶體單元陣列之正規記憶體行與 可替換的數個預備記憶體行；救濟位址記憶電路，其係可 記憶具有瑕疵之記憶體行的位址；位址比較電路，其係比 較被輸入之行位址與被記憶在上述救濟位址記憶電路内的 位址；及冗長行解碼器，其係依據該位址比較電路的比較 結果，將信號予以解碼，選擇上述預備記憶體行中的任何 一個時，上述行位址比較電路亦可構成將自上述行位址計 數器輸出之位址與被記憶在上述救濟位址記憶電路内的位 址做比較，在上述位址比較電路與上述冗長行解碼器之間 的信號路徑上設置第二計時調整電路。藉由設置第二計時 調整電路，可以最有效控制行位址用的信號傳送時間，與 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 經濟部中央標準局員工消費合作社印製 557445 A7 B7 五、發明説明（9) 計時時鐘同步操作之半導體記憶體裝置使位址鎖存及位址 更新操作以及位址比較操作，與行位址的解碼操作分散在 其他週期執行，可以縮短週期時間。 再者，在上述行解碼器的前段具備預解碼上述行位址的 行預解碼器時，上述計時調整電路設置在上述行位址計數 器與上述行預解碼器之間，此外，上述第二計時調整電路 設置在上述行位址比較電路與上述行預解碼器之間。雖然 愈接近行解碼器，計時調整電路的數量愈多，不過藉由此 種構造，不致擴大計時調整電路的電路規模，可以縮短週 期時間。 但是，在上述行解碼器的前段具備預解碼上述行位址的 行預解碼器時，上述計時調整電路亦可設置在上述行預解 碼器與上述行解碼器之間，此外，上述第二計時調整電路 亦可設置在上述行位址比較電路與上述行解碼器之間。由 於計時調整電路愈接近行解碼器，愈容易分配最適切的操 作，因此藉由此種構造，雖然電路規模稍大，裣是可以更 加縮短週期時間。 再者，還具備：·上述記憶體單元陣列之正規記憶體行與 可替換的數個預備記憶體行；救濟位址記憶電路，其係可 記憶具有瑕疵之記憶體行的位址；位址比較電路，其係比 較被輸入之行位址與被記憶在上述救濟位址記憶電路内的 位址；及冗長行解碼器，其係依據該位址比較電路的比較 結果，將信號予以解碼，選擇上述預備記憶體行中的任何 一個時，亦可在上述行位址鎖存電路與上述位址比較電路 -12- 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇Χ：297公釐） --^---：------裝·1 (請先閱讀背面之注意事項再填寫本頁)
、1T 線 557445 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（19 之間設置上述第三計時調整電路。藉此可以分配更適切的 操作，更加縮短週期時間。 此外，屬於依據自外部所供應之命令執行操作的半導體 記憶體裝置時，將設定在上述第二暫存器内的値，作爲指 定於輸入有操作開始命令後被輸入之上述讀出或寫入命令 應該被前推輸入的週期數値。藉此，可使現行之雙資料率 同步DRAM等時鐘同步型記憶體縮短週期時間。 再者，設定在上述第二暫存器内之値的構成，係自外部 供應之上述命令在指示對上述第二暫存器的設定時，依據 自外部輸入有位址的端子狀態來設定。藉此，不需要設置 任何新的外部端子，即可設定在上述第二暫存器内。 此外，上述計時調整電路宜藉由：延遲路徑，其具有信 號延遲手段；直通路徑，其係直接輸出無信號延遲手段所 輸入的信號；及切換手段，其係因應設定在上述第二暫存 器内的値，切換是否使輸入信號.通過上述數條路徑中的任 何一條。藉此，可以較爲簡單的電路構造形成容易控制的 計時調整電路。 再者，具有上述計時調整電路之信號延遲手段的上述延 遲路徑上，宜設置依據上述内部控制信號來操作之具有主 從構造的鎖存手段。藉此，可藉由控制電路之時鐘信號的 提示等，確實防止因輸入信號自計時調整電路的輸入端子 擠進輸出端子，而無法獲得所需要的延遲。 圖式之簡要説明 圖1爲顯示雙資料率同步DRAM—種實施形態作爲應用本 -13- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝赢 、11 -線 557445 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（11) 發明之一種半導體記憶體裝置範例的方塊構造圖。 圖2爲顯示圖1所示之延遲控制電路構造的電路構造圖。 圖3A及圖3B爲顯示圖2所示之延遲控制電路之輸入輸出 信號時間的計時圖。 圖4爲顯示行位址鎖存具體範例的電路圖。 圖5爲構成行位址鎖存等之時控反向器的電路構造圖。 圖6爲顯示圖1所示之計時調整電路一種具體範例的電路 圖。 圖7顯示圖1所示之計時調整電路其他構造範例的電路 圖。 圖8顯示圖1所示之計時調整電路第三個構造範例的電路 圖。 圖9爲顯示計時可變電路一種構造範例的電路圖。 圖10爲圖1所示實施形態之雙資料率同步DRAM中， tRCD爲2週期，CAS潛伏爲2週期，行命令前推潛伏（AL) 爲0週期時，讀出操作時的内部主要信號計時圖。 圖11爲與圖10相同條件之實施形態之雙資料率同步 DRAM於寫入操作時的内部主要信號計時圖。 圖12爲圖1所示實施形態之雙資料率同步DRAM中， tRCD爲2週期，CAS潛伏爲2週期，行命令前推潛伏（AL) 爲1週期時，讀出操作時的内部主要信號計時圖。 圖13爲與圖12相同條件之實施形態之雙資料率同步 DRAM於寫入操作時的内部主要信號計時圖。 圖14A及圖14B爲圖1所示實施形態之雙資料率同步 -14- 本紙張尺度適用中國國家標準（CNS )八4規格（2丨0><297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝爲
、^T 線 557445 一 經濟部中央標隼局員工消費合作社印裝 A7 ^----- -__ 發明説明（1弓 dram中，伙(：£>爲2週期，cAS潛伏爲2週期，行命令前推 潛伏（AL)爲〇週期時（圖^八丨與丨週期時（圖14B),讀出操作 時之主要電路操作順序的計時圖。 圖15A及圖15B爲自ACTV命令起至位元線被放大爲止之 時間縮短時’行命令前推潛伏（AL)爲〇週期時（圖15A)與1 週期時（圖15B)，讀出操作時之主要電路操作順序的計時 圖。 、圖16爲顯示第一種實施形態之雙資料率同步DRAM之命 令種類與命令碼之關係的命令構造圖。 圖17A及圖17B爲第一種實施形態之雙資料率同步dram 中，以延伸模暫存器組命令設定之値的範例（圖17A)與以模 暫存器組命令設定之値的範例（圖17B)的説明圖。 圖18爲顯示應用本發明之雙資料率同步DRAM之第二種 實施形態的方塊構造圖。圖19爲圖18所示實施形態之雙資料率同步DRAM中， tRCD爲2週期，CAS潛伏爲2週期，行命令前推潛伏（AL) 爲1週期時，讀出操作時的内部主要信號計時圖。 圖20爲顯示應用本發明之雙資料率同#DRAM之第三種 實施形態的方塊構造圖。 圖21爲圖2〇所示實施形態之雙資料率同步DRAM中， tRCD爲2週期，CAS潛伏爲2週期，行命令前推潛伏（AL) 爲1週期時，讀出操作時的内部主要信號計時圖。 圖22爲顯示應用本發明之雙資料率同#DRAMi第四種 實施形態的方塊構造圖。 -15- 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝屬 訂 線 557445 經濟部中央標準局員工消费合作社印製 A7 B7五、發明説明（3 圖23爲圖22所示實施形態之雙資料率同步DRAM中， tRCD爲2週期，CAS潛伏爲2週期，行命令前推潛伏（AL) 爲1週期時，讀出操作時的内部主要信號計時圖。 圖24爲顯示應用本發明之雙資料率同步DRAM之第五種 實施形態的方塊構造圖。 圖25爲圖24所示實施形態之雙資料率同步DRAM中， tRCD爲2週期，CAS潛伏爲2週期，行命令前推潛伏（AL) 爲2週期時，讀出操作時的内部主要信號計時圖。 圖26爲顯示圖24之實施形態之延遲控制電路具體構造的 電路圖。 圖27爲顯示應用本發明之雙資料率同步DRAM之第六種 實施形態的方塊構造圖。 圖28爲圖27所示實施形態之雙資料率同步DRAM中， tRCD爲2週期，CAS潛伏爲2週期，行命令前推潛伏（AL) 爲1.5週期時，讀出操作時的内部主要信號計時圖。 圖29爲顯示先前之雙資料率同步DRAM之概略構造的方 塊圖。 圖30爲圖29所示之先前雙資料率同步DRAM中，tRCD爲 2週期，C AS潛伏爲2週期時，讀出操作時的内部主要信號 計時圖。 圖31爲與圖30相同條件之先前雙資料率同步DRAM之寫 入操作時的内部主要信號計時圖。 發明詳述 以下參照附圖説明本發明之半導體記憶體裝置的適切實 -16- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
、1T 線 11 I J 1 557445 A7 B7 五、發明説明（14 ) 施形態。 圖1爲顯示應用本發明之雙資料率同步DRAM之第一種實 施形態的方塊圖。 圖1之DRAM具備··記憶體單元陣列123，其係具有數個 記憶體單元配置成矩陣狀之如由四個記憶庫構成，全部爲 256百萬位元的記憶容量；位址緩衝器101，其係以多工方 式將自外部輸入之位址資料（以下簡稱位址）取入内部；位址 暫存器103，其係鎖存以上述位址緩衝器1〇1取入的位址； 列位址鎖存器104，其係鎖存被鎖存在上述位址暫存器103 内之位址中的列位址；列救濟位址記憶電路106，其係使用 保險絲記憶列位址的救濟位址；列位址比較電路105，其係 比較上述救濟位址與列位址；列位址預解碼器107，其係預 解碼列位址；冗長列位址解碼器108及列位址解碼器109， 其係將列位址予以解碼，選擇記憶體陣列123内對應的字 線；行位址鎖存器110，其係鎖存被鎖存在上述位址暫存器 103内之位址中的行位址；行位址計數器111，其係在内部 自動更新被鎖存的行位址；行救濟位址記憶電路113，其係 記憶行位址的救濟位址；行位址比較電路112，其係比較上 述救濟位址與行位址；行位址預解碼器114，其係預解碼行 位址；冗長行位址解碼器115及行位址解碼器116，其係將 行位址予以解碼，選擇記憶體陣列123内對應的行（位元 線）；命令解碼器102，其係接收自外部輸入之晶片選擇信 號/CS等控制信號，並生成内部的控制信號；輸出緩衝器 120，其係將自上述記憶體單元陣列123讀出之資料輸出至 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 557445 A7 B7 五、發明説明（15 ) 外邵；輸出暫存器118，其係因應CAS潛伏値，控制傳送資 料至上述輸出緩衝器120的時間；輸出時鐘生成電路119， 其係控制自上述輸出暫存器118輸出資料的時間；輸入緩衝 器121，其係接收自外部所輸入的資料，·輸入暫存器122， 其係因應CAS潛伏値，控制將上述輸入緩衝器121的資料傳 送至上述1己憶體單兀陣列123的時間；及讀出/窝入電路 117，其係用於將自上述記憶體單元陣列123讀出之資料傳 送至上述輸出暫存器118，同時將上述輸入暫存器122的資 料寫入上述記憶體單元123内。 上述命令解碼器102内，自外部所輸入的控制信號，除成 選擇晶片狀態之上述晶片選擇信號/cs之外，還包括彼此反 相的一對時鐘CLK，/CLK、顯示時鐘有效之時鐘賦能信號 CKE、列位址選通信號/RAS(以下稱RAS信號）、行位址選 通信號/CAS(以下稱CAS信號）、指示資料寫入操作的寫入 賦能信號/WE、指示資料輸入輸出的資料選通信號DQS、 禁止資料輸入輸出的資料遮罩信號DM等。這些信號中，符 號I前附加者，表示低電平爲有效電平。命令解碼器
102將這些担制仏说中的cke，/CS，/RAS，/C AS，/WE 與位址信號的一部分予以解碼，瞭解輸入命令，生成並輸 出顯π設定有CAS潛伏等的信號CL，ALE、賦予對讀出/寫 入私路117讀出及寫入之時間的内部控制信號MAE， WBE、賦予對行位址鎖存電路11〇之鎖存時間的控制信號 WRE等，同時依據時鐘CLK，/CLK，生成彼此相位及週 期不同之數種内部時鐘ACLK，BCLK，QCLK，RCLK， _ -18- 本紙張尺度適用中S S家操準(CNS) M規格( χ297公I) 557445 A7 ____B7 五、發明説明（16 ) DCLK，YCLK1〜4，供應至所需的内部電路。此外，上述 命令解碼器Η)2内設有CL肢暫存器131，其應指示對 輸入命令中之模暫存器設定的MRS命令，簡所設定的 CAS潛伏値CL。 此外，本實施形態中，上述命令解碼器1〇2内設有从設 定暫存器m，錢以指示賴暫存器設定之mrs命令所設 定之行命令的前推潛伏，亦即保持顯示是否在幾個週期前 具有對ACTV命令之一般行命令之輸入週期的値。 再者，因係依據由命令解碼器1〇2所生成之時鐘qclk， 形成賦予輸出暫存器II8之鎖存時間的信號qCLK1，因而 設有以一般所知之數位加鎖迴路（Digital Locked Loop， DLL)電路等所構成的輸出時鐘生成電路119。dll電路爲 使可改變信號傳送延遲時間之可變延遲電路與原先讀出信 號之路徑之延遲時間相等所構成的複製電路，以及比較上 述可變延遲電路之輸入信號的相位，與使通過可變延遲電 路之信號再度通過上述複製電路而延遲之信號的相位，可 以調整上述可變延遲電路的延遲時間，使相位一致所構成 的電路。 本實施形態中，於上述輸出時鐘生成電路119的後段設有 2輸入AND閘133，其係將以輸出時鐘生成電路119所生成 之信號與被延遲控制電路126延遲之信號0RE1作爲輸入， 信號ORE 1爲賦能（高電平）時，輸出時鐘生成電路119的輸 出作爲QCLK1被輸出，0RE1爲去能（低電平）時，qcLKI 被固定在低電平。 -19· 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 557445 A7 B7 五、發明説明（17 ) 再者，本實施形態中，於上述行預解碼器i 14的前段，配 置有第一计時調整電路124，其係用於賦予因應所設定之前 推潛伏AL的延遲；及第二計時調整電路125，其係在上述 行位址比較電路112與上述行預解碼器114之間具有相同功 能。此外，還設有延遲控制電路126，其係依據以上述命令 解碼器102輸出之時鐘YCLK4及控制信號ALE，形成適切 延遲同樣以上述命令解碼器1 〇2輸出之計時控制信號 MAE ’ ORE ’ WBE的信號MAE1，OREl，WBE1。 圖2為上述延遲控制電路126的具體電路範例。 該延遲控制電路126由分別將命令解碼器1〇2所供應之信 號MAE，ORE，WBE作為輸入，將内部時鐘γ(^Κ4與信 號ALE作為控制信號之1位元的延遲用暫存器，202， 203所構成。這些暫存器201〜203係用於分別使輸入信號 MAE，ORE，WBE因應信號ALE而延遲，其中暫存器 201 ’如圖3A之（b)所示，信號ALE為低電平，亦即AL為 ”〇”時，處於信號直通狀態，輸入信號MAE的輸出為稍微延 遲的信號MAE1，信號ALE為高電平，亦即AL為”1"時，以 時鐘YCLK4鎖存輸入信號MAE，輸出為僅使其延遲一個時 鐘週期的信號MAE1。 此外，如圖3B之（b)所示，暫存器202的AL為”0，，時，處 於信號直通狀態，輸入信號ORE的輸出為稍微延遲的信號 ORE1，AL為”1”時，以時鐘YCLK4鎖存輸入信號〇RE， 輸出為僅使其延遲一個週期的信號ORE 1。另外，信號 WBE則係以暫存器203使其與信號MAE做同樣的延遲，因 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 557445 A7 B7 五、發明説明（18 ) " ' " 此省略其圖式。 再者，設於上述輸出時鐘生成電路119後段的輸入AND閘 133上，因輸入有被上述暫存器2〇2延遲的信號〇BE1，因 而於AL爲”0”時，輸出時鐘生成電路119所生成之信號的輸 出爲稍微延遲的信號QCLK1，AL爲，，1”時，輸出爲僅使其 延遲一個週期的信號QCLK1。此時，因輸出時鐘生成電路 119的輸入信號QCLK爲時鐘，因此輸出信號qCLK1的波 形因應AL，與圖3A所示的信號MAE1相同。 圖4爲上述行位址鎖存電路ι10的具體電路構造範例。而 圖4之行位址鎖存電路11〇係對應於位址丨位元來構成，相關 電路僅設有行位址的位元數部分。 圖4的位址鎖存電路110包含：正反器F F 1，其係由時控 反向器602〜604構成，以時鐘BCLK操作的主鎖存器LT1， 與由時控反向器605〜607構成，以時鐘BCLK操作的從鎖存 器LT2構成主從構造；鎖存器LT3，其係由時控反向器 609〜611構成，將前段正反器輸出作爲輸入，以時鐘 YCLK1操作；及鎖存器LT4，其係由時控反向器612〜615 構成’將與上述正反器FF1之輸入相同的信號作爲輸入，以 時鐘YCLK1操作所構成。因而，輸出部上設有因應命令解 碼器102的控制信號WRE，選擇上述鎖存器LT3或LT4的輸 出信號，使其輸出的時控反向器6 16及617。 圖4的電路上供應有行位址的1位元作爲輸入信號IN，並 被鎖存至正反器FF1rt。因而輸出因應控制信號WRE的電 平被選擇，於控制信號WRE處於高電平的資料寫入時，反 -21 - 本紙張尺度適用中國國^i^(CNS) A4規格(210X297公釐) ' " 557445 A7 B7 五 發明説明（19 )
向器616爲有效，被鎖存至正反器FF1内的位址被輸出，於 技制信號WRE處於低電平的資料讀出時，反向器μ?爲有 效，僅經由鎖存IILT4的位址被輸出。藉此，行位址鎖存電 路110被控制成’於資科寫入時比讀出時延遲丨週期，亦即
時鐘BCLK之’週期的延遲時間，使輸人位址傳送至 端子OUT。 "，J 另外’圖4中構成各鎖存器LT1〜LT4的反向器中，6〇4， 607，611，615爲一般之2元件的CM〇s反向器，其他及輸 出選擇用反向器616 ’ 617則爲時控反向器。此外，反向器 601 ’ 608，6 12因係控制時控反向器，因而用於形成時鐘 BCLK ’ YCLK1的反相時鐘，618用於形成控制信號 的反相信號，所以分別以一般的反相器構成。圖5顯示本實 施形態上使用的時控反向器具體範例。 如圖5所示，時控反向器係由在電源電壓Vec與接地電位 GND之間串聯的p通道MOSFET301，302與N通道 M〇SFET303，304 所構成，藉由在 MOSFET302 與 303 的 閘極端子上外加有輸入信號，在MOSFET301與304的閘極 端子上外加有彼此反相的時鐘CK，/CK，時鐘CK爲高電平 期間電流被阻斷，不發揮反向器功能，此處的CK在圖4的 電路上相當於時鐘BCLK，YCLK1。 圖6爲圖1之計時調整電路124，125的具體電路構造範 例。另外’圖6的電路爲對應於位址1位元的構造，計時調 整電路124的相關電路僅設有行位址的數位元部分，且計時 調整電路125之相關電路僅設有預備記憶體的數行部分（32 -22- 本紙張尺度適用中s ® *標準(CNS)八4規格(21G><297公爱) 557445 發明説明（20 A7 B7
X4= 128條）。 圖6之計時調整電路具備：時控反向㈣2，期 :::信號ALE互補性傳送輸入信號IN ;鎖存器lt;;:、： 係由時控反向器704及反 一 其 102的㈣構成，猎由命令解碼器 2的制鎖存輸入信號in ;鎖存器 及軸反向器716構成，藉由計時信號ale與 互補性的鎖存輸入信細；第—計時調整用延遲電路 '、係使通過時控反向器703的信號延遲；暫存器 作 19，/係由7G6〜711構成，藉由時鐘YCLK3或YCLK4操 ’由鎖存被上述計時調整用延遲電路所延遲之主 從構成的正反器構成；及第二計時調整' :使被伽719鎖存的信號延遲。因而，輸出部上二時 工反向备712及713，其係因應上述控制信號ALE，互補性 =擇上述計時調整用延遲電路718或時控反向器之輸出 k號使其輸出。 上述計時調整用延遲電路717，718的構造，可形成具有 =聯數個反向器，相當於各問極延遲時間和之延遲時間的 電路。該延遲用反向器行上，因應計時調整電路之配置位 置及輸入至計時調整電路上的信號種類等各種狀況，分配 有適當的段數。另外，圖2所示之延遲用暫存器2〇ι， 202 ’ 203亦可以圖6相同的電路來構成。 圖6之計時調整電路124，125，當aL = 〇時，因ale固定 在低電平，因而藉由控制信號ALE與以反向器7〇1將其予以 倒置的信號八!^，使時控反向器703，712去能，而時控反 -23- 本纸張尺度適用中國國家榡準(CNS) A4規格(210 X 297公釐） ψ 裝 訂 557445 A7
向器702，713則賦能，節點N7〇1因鎖存器1^12的鎖存狀 悲被解除，與反向器702及713連線的直通路徑被選擇，輪 入仏號IN幾乎未被延遲即輸出。另外，此時的時控反向器 704成爲賦能，節點N702以鎖存器乙丁丨丨呈固定狀態。 另外，於AL= 1時，因控制信號ALE固定在高電平，因 而藉由ALE與以反向器701將其予以倒置的信號，使時控反 向器702，713去能，而時控反向器7〇3，712則賦能，節點 N7〇2因鎖存器LT11的鎖存狀態被解除，包含計時調整用延 遲電路717的延遲端信號路徑被選擇。此時，時控反向器 716成爲賦能，節點N701以鎖存器[丁12呈固定狀態。此 外，於AL= 1時，自命令解碼器1〇2輸入有時鐘YCLK3或 YCLK4，輸入信號…被暫存器719鎖存後，yclk3或 YCLK4被延遲1週期輸出。另外，計時調整用延遲電路 及718的構造爲，因應計時調整電路124或125之配置位置 及所輸入信號的種類等各種條件賦予延遲，以獲得最適切 的計時信號。 圖7爲計時調整電路124，125之具體電路的第二種實施 例。該實施例之計時調整電路12 4，12 5的構造與圖6之計 時碉整電路124，125的構造類似。不同之處僅爲使用可以 調整延遲時間的計時可變電路817，818，來取代圖6中的 計時調整用延遲電路717及718,同時將計時可變電路817 設置於時控反向器703的前段，而非後段，並將計時可變電 路8 18設置於時控反向器712的後段，而非前段。 基本的操作與圖6的電路相同，於AL = 0時，與反向器 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 557445
702及713連線的直通路徑被選擇，輸入信號IN幾乎未被延 遲即輸出。於AL=： 1時，輸入信號IN被暫存器719鎖存後， YCLK3或YCLK4被延遲1週期輸出。 上述計時可變電路817及818可採如圖9所示的構造。從該 圖上可知，計時可變電路817及818的構造爲省略圖6之延 遲用計時調整電路124，125中之暫存器719與計時調整用 延遲電路717或718中的任何一個。藉此，計時可變電路 817及818形成可因應控制信號ale的狀態，亦即因應AL 値，調整輸入信號的時間來輸出的功能。 圖8爲计時調整電路124，125之具體電路的第三種實施 例0 本實施例之計時調整電路124 (125)包含：N0R閘902， 903，其係因應控制信號ALE，選擇以時鐘yclk3 (YCLK4)或以反向器將其倒置之信號的任何_個；第一計 時可變電路91〇，其係使輸入信號IN延遲，·暫存器912，其 係由鎖存計時可變電路910之輸出之主從構成的正反器所構 成；及第二計時可變電路911，其係使暫存器912的輸出延 遲。上述計時可變電路91〇及911的構成可以採用圖7之實 施例中使用之圖9所示電路相同構成的電路。計時可變電路 910 ’ 911因應al値調整延遲時間。 本實施例之計時調整電路P4 (125)於AL = 0時，因ALE 固定在低電平，因而N0R 902，NOR 903的輸出固定在高 私平，時控反向器905及時控反向器9〇7去能，時控反向器 904及時控反向器909賦能，節點N901及節點N902的鎖存 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐）
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557445 A7 B7 五、發明説明（23 ) 被解除’直通路徑被選擇’輸人錢IN幾乎未被延遲 出。另外，於AL= 1時，因ALE固定爲高電平，如: 902，NOR 903的輸出因應YCLK3及反向器9〇ι所生 ALE的倒置信號變化。又因自命令解碼器1〇2輸入有= YCLK3 (YCLK4) ’因而輸入信號出被暫存器912延遲^ 期輸出。 ^ 其次，説明圖1之DRAM的操作。圖1〇〜圖13以自AcTv 命令被輸入起至行命令被輸入爲止時間111(；：〇爲2週期 CAS潛伏爲2週期作爲前提，圖10顯示行命令前推潛伏 爲〇，亦即自ACTV命令輸入起2週期後輸入行命令時之说 出操作的計時圖；圖11顯示AL爲〇時之寫入操作計時圖只 圖12顯示AL爲1，亦即自ACTV命令輸入起丨週期後輸入行 命令時之讀出操作的計時圖；圖13顯示八[爲1時之寫入= 作的計時圖。 首先參照圖10來説明AL爲0時的讀出操作。於ACTV命人 被輸入的同時，列位址自位址緩衝器1〇1被取入，接收 ACTV命令，藉由自命令解碼器1〇2所輸出的AC]LK，被鎖 存在位址暫存器103内。再者，接收ACTV命令，藉由自命 令解碼器102所輸出的時鐘RCLK，列位址被鎖存在列位址 暫存器104内。之後，列位址信號被輸入至列位址比較電路 105 ’與保存在列救濟位址記憶電路1〇6内的救濟位址比 較’判斷—致或不一致。一致時，列預解碼器107不啓動， 冗長字線被冗長列解碼器108選擇。不一致時，列預解碼器 1〇7被啓動，列位址鎖存器104的輸出被列預解碼器1〇7預 -26- 本紙張尺度適用巾關家榡準(CNS) Μ規格(21()><297公爱)
解碼，其輸出被列解碼器109解碼，字線被選 料自連接於被選擇之字線的記憶體單元被輪㈣〈後’資 當位元線的電位徹底加大時，感測放大器被;^線’ 的電位差被放大。 。動<位元線 圖10中，由於AL = 0，因 期後READ命令被輸入。同 入内部，接收READ命令， 此，自ACTV命令被輪入起2週 時行位址自位址緩衝器10 !被取 藉由自命令解碼器102所輸出的 時鐘ACLK， 被鎖存在位址暫存器1〇3内。再者，接收 read命令，藉由自命令解碼器1〇2所輸出的時鐘 YCLK1，行位址被鎖存在行位址鎖存器11()内。由於此時 之接收READ命令，以命令解碼器1〇2所生成的寫入暫存器 賦把仏唬WRE固定在低電平，因此，行位址不延遲丨週期， 自行位址鎖存器110輸出。 之後，行位址通過行位址計數器m，輸入至行位址比較 包路112内，與保存在行救濟位址記憶電路113内的救濟位 址比較，判斷一致或不一致。比較電路112的輸出被輸入至 第二計時碉整電路125内，於AL = 〇時，因ALE固定在低電 位，因而直通上述第二計時調整電路125。此外，第一計時 調整電路124上，也因ALE固定在低電平，因而行位址計數 器ill的輸出被直通，輸入至行預解碼器114内。比較電路 112比較的結果爲一致時，藉由第二計時調整電路us的輸 出，行預解碼器114不啓動，冗長位元線被冗長行解碼器 115選擇。不一致時，藉由第二計時調整電路125的輸出， 行預解碼器114被啓動，第一計時調整電路124的輸出被行 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 557445
預解碼器114預解碼 被選擇。 其輸出被行解碼器116解碼，位元線
裝 一此時U線被徹底放大是位元線選擇的條件。藉由位 凡線被選擇’位元線的資料被輸人至讀出電路117内。之 後，讀出資料再度以讀出電路117放大，傳送至輸出暫存器 ;j輸出暫存器118因應命令解碼器⑽之〔AS潛伏資 與自輸出時鐘生成電路119輸出的時鐘QCLK1， 將> :傳送至輸出緩衝器120，被輸出至外部。此時，本實 施形態之雙資料率同步DRAM在輸讀衝器12()内傳送有 2n位疋的資料，於時鐘QCLK1上相邊緣，-半之η位元 =資料被輸出，且在qCLKWT降邊緣，剩餘之化 資料被輪出。 訂 卜、上述。貝出操作中，頡出電路賦能信號MAE及輸出 2鐘生成電路賦能信號〇RE接收READ命令，自命令解碼 器102輸出，通過圖2所示之延遲控制電路126内的延遲用 暫存器201及延遲用暫存器2〇2，分別作爲maei、
El供應至讀出電路117及輸出時鐘生成電路ii9。此 時由於AL = 〇，ALE固定爲低電平，因此MAE、〇RE直通 延遲用暫存器201及延遲用暫存器202，未經延遲即自延遲 控制電路126作爲MAE1 、ORE1被輸出。 八^爲0時的寫入操作，如圖11所示，於ACTV命令被輸入 的同時’列位址被取入内部，與讀出時同樣的，列位址被 解碼’字線被選擇，記憶體單元的資料輸出至位元線。因 而’當位元線的電位徹底加大時，感測放大器被啓動，位 ___ -28- 本紙張尺度適用巾國g家榡準(cns) Μ規格(灿χ撕公爱) 557445 A7 B7
五、發明説明（26 ) 元線電位被放大。 此時由於AL = 0，因此自ACTV命令被輸入起2週期後， WRITE命令被輸入，於該命命輸入的同時，行位址被取入 内部。此外，因接收WRITE命令，由命令解碼器102所生 成之寫入賦能信號WRE處於賦能狀態（高電平），因而藉由 命令解碼器102所生成之時鐘YCLK1，以行位址鎖存器11〇 使行位址自WRITE命令輸入起延遲丨週期被輸出。之後， 與謂出時同樣的，行位址被解碼，位元線被選擇。此時， 因AL = 0，所以至第一計時調整電路124、第二計時調整電 路125的輸入信號被直通。寫入資料自WRITE命令被輸入 起1週期（ = AL + CAS潛伏- 1)自外部取入。 本實施形態之雙資料率同步DRAM的寫入資料由輸入緩 衝器121取入内部，接收WRITE命令，在自命令解碼器1〇2 所輸出之時鐘DCLK的上昇邊緣，前半段η位元的資料，以 及在時鐘DCLK下降的邊緣，後半段11位元的資料分別被鎖 存在輸入暫存器122内，構成2η位元的資料。因而，被取入 的寫入資料通過寫入電路117，被傳送至記憶體單 元陣列 123，在通過被選擇的字元線，被寫入記憶體單元内。 另外，上述寫入操作時，寫入電路賦能信號WBE接收 WRITE命令，自命令解碼器1〇2輸出，通過圖2所示之延遲 控制電路126内的延遲用暫存器203，作爲WBE1輸入至寫 入電路117内。此時，因al二0, ALE固定在低電平，所以 WBE直通延遲用暫存器2〇3，自延遲控制電路126作爲 WBE1被輸出。 -29 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 557445 A7 ____B7 五、發明説明（27 ) 其次，説明AL = 1亦即ACTV命令被輸入起1週期後， READ命令被輸入時的讀出操作。如圖12所示，於actV命 令被輸入的同時，列位址被取入内部，與Al = 〇同樣的， 列位址被解碼，字線被選擇，記憶體單元的資料輸入至位 π線。當位元線徹底加大時，感測放大器被啓動，位元線 的電位差被放大。 因而’自ACTV命令被輸入起}週期後READ命令被輸入 時，與此同時，行位址以位址緩衝器1〇1被取入内部，接收 READ命令，藉由命令解碼器1〇2所輸出的時鐘AC]LK被鎖 存在位址暫存器103内。再者，接收READ命令，藉由命令 解碼器102所輸出之時鐘YCLK1，行位址被鎖存至行位址 暫存器110内。此外，於讀出時，接收11]£八〇命令，由於命 令解碼器102所生成的窝入暫存器賦能信號WRE固定在低 電平，因此行位址不延遲1週期，自行位址鎖存器11〇輸 出。 之後，行位址通過行位址計數器m，被輸入至行位址比 較電路112 ,與保存在行救濟位址記憶電路113内的救濟位 址比較，判斷一致或不一致。此時，由於AL = i時，ale 固疋在南電平，因此比較電路1丨2的輸出被第二計時調整電 路125鎖存，行位址計數器lu的輸出被第一計時調整電路 124鎖存。 因而’由於接收READ命令被輸入起丨週期後的時鐘，由 命令解碼器102生成時鐘YCLK3、YCLK4，分別輸入至第 一計時碉整電路124及第二計時調整電路125，因此接收上 -30- ^紙張尺度適財S S家標準(CNS) A4規格(21GX 297公爱) --— 557445 A7 B7 五、發明説明（28 ) 述YCLK3、YCLK4的各個上昇邊緣，被鎖存在第—計時調 整電路124内之行位址計數器U1的輪出，及被鎖存在第二 計時調整電路125内之比較電路112的輸出分別被輸出。藉 此，上述行位址計數器lu的輸出及比較電路112的輸出被 延遲1週期。 之後，比較電路112的比較結果爲—致時，藉由第二計時 調整電路125的輸出，行預解碼器114不啓動，藉由冗長行 解碼器115 ,冗長位元線被選擇。另外，當不一致時，藉由 計時碉整電路125的輸出，行預解碼器114被啓動，第一計 時調整電路124的輸出被行預解碼器114預解碼，其輸出被 行解碼器116解碼，位元線被選擇。此時，由於行位址路徑 上已包含1週期的延遲，因此位元線電位被徹底放大，使正 確的資料讀出。之後，藉由位元線被選擇，位元線的資料 被輸入讀出電路117内，資料被上述讀出電路117再度放 大’並傳送至輸出暫存器118内。 輸出暫存器118因應命令解碼器102之CAS潛伏資訊信號 CL與自輸出時鐘生成電路119所生成的時鐘qclki，將資 料傳送至輸出緩衝器120，輸出至外部。此時，與圖11中之 説明同樣的，雙資料率同步Dram在時鐘之上昇與下降的 兩個時間輸出有資料。 另外’於讀出時，讀出電路賦能信號MAE及輸出時鐘生 成電路賦能信號ORE接收READ命令，自命令解碼器1〇2輸 出’通過圖2所示之延遲控制電路126内的延遲用暫存器 201及202，分別作爲MAE 1、ORE 1，分別被輸入至讀出 ____ -31 - 本紙張尺度適用中國國家榡準(CNS) M規格(灿χ297公爱)
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557445 A7 B7 五、發明説明（29 ) 電路117及輸出時鐘生成電路119。然而因AL：=1，ALE固 定爲高電平，因此MAE、ORE在延遲用暫存器2〇1及2〇2内 被延遲1週期，作爲MAE1、ORE1被輸出。 AL爲1時的寫入操作，如圖13所示，首先ACτν命令被輸 入，與此同時’列位址被取入内部，與讀出時同樣的，列 位址被解碼，字線被選擇，記憶體單元的資料輸出至位元 線。當位元線的電位差加大至相當程度時，感測放大器被 啓_，位元線電位被放大。 因而，自ACTV命令被輸入起丨週期後WRITE命令被輸入 時’與命令輸入的同時，行位址被取入内部。其次，接收 WRITE命令，由命令解碼器1〇2所生成之寫入暫存器賦能 信號WRE成爲賦能，藉由命令解碼器1〇2所生成之時鐘 BCLK，行位址被行位址鎖存器110延遲1週期輸出。之 後，與讀出時同樣的，行位址被解碼，位元線被選擇。此 時，因AL = 1，ALE固定爲高電平，所以輸入至第一計時 調整電路124與第二計時調整電路125的信號分別被第一 ^十 時調整電路124及第二計時調整電路125延遲1週期輸出。 因而，與AL = 0時相比，自WRITE命令被輸入起至位元 線被選擇爲止的延遲時間爲延遲1週期。以致寫入資料可於 WRITE命令被輸入起2週期（=AL + CAS潛伏一丨）自外部取 入。此時，雙資料率同步DRAM同時在時鐘上昇邊緣及下 降邊緣取入有資料。該窝入資料藉由輸入緩衝器121取人内 部，接收WRITE命令被輸入起1週期後的時鐘，籍由自命 令解碼器102所輸出之時鐘DCLK被鎖存在輸入暫存器122 -32- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 557445 A7 B7 五、發明説明（3〇 ) 内。 繼續如上所述，AL = 1時，縱使WRITE命令在ACTV命 令輸入的下一個週期被輸入，由於至時鐘DCLK被生成爲止 的延遲時間對AL = 0時延遲1週期，因此仍可取入上述窝入 資料。之後，上述寫入資料通過寫入電路117傳送至記憶體 單元陣列123，再度通過被選擇的位元線，寫入記憶體單元 内。此外’寫入電路賦能信號WBE接收WRITE命令，自命 令解碼器102輸出，通過圖2所示之延遲控制電路126内的 延遲用暫存器203，作爲WBE1輸入寫入電路117内，而當 AL= 1時，因ale固定爲高電平，所以WBE在延遲用暫存 器203内被延遲}週期，作爲WBE1被輸出。因而，縱使 WRITE輸入提早1週期，資料仍可寫入記憶體單元内。 圖14A顯示行命令前推潛伏al爲0時之讀出操作中，各列 及各行信號的時間。圖14A及圖14B中，自ACTV命令被輸 入起至位元線電位被徹底放大爲止所需的時間爲t〇，自 READ命令被輸入起至藉由YCLKi，行位址被取入行位址 鎖存器110内爲止所需的時間爲tl，自行位址被鎖存起至輸 入至行預解碼器114爲止所需的時間爲t2，自行位址被鎖存 起至比較電路112之比較結果被輸出爲止所需的時間爲12,， 自比較電路1U之輸出起至位址被解碼器，U6解碼， 位元線被選擇爲止所需的時間爲t3，自位元線被選擇起至 被讀出電路117放大的信號被輸出爲止所需的時間爲t4，自 讀出電路117輸出起至輸入至輸出暫存器118爲止所需的時 間爲t5，自輸入至輸出暫存器118起至資料以輸出緩衝器 -33- 本紙張尺度適用中國國家襟準(CNS) A4規格(210X 297公釐) 557445
120輸出爲止所需的時間爲t6。從該圖上可知，自ACTV命 令被輸入起至位元線之電位被徹底放大爲止需要3週期時， 自ACTV命令被輪入起2週期後以^命令被輸入時 ，位元 線放大完成時間（to)與位元線選擇時間（2tck+tl+t2，+t3^a 同0
裝 訂 另外，圖14B顯示AL爲1時讀出操作的時間。此時，自 ACTV命令被輸入起丨週期後，READ命令被輸入，再經m 期後’開始生成YCLK3、YCLK4，於m時間後， YCLK3、YCLK4被輸出，時間tl2後，行位址資料及比較 電路112的輸出被計時調整電路124，125鎖存，繼續於時 間t3後’位元線被選擇。此時，yCLK3、Y(：lk4之生成及 冲時”周整電路124，125之鎖存完成爲止所需的時間 (t21+t22)，與上述AL = 0時之自rEad命令被輸入起至行 位址之鎖存及比較電路112之比較結果被輸出爲止所需的時 間（tl+t2’）相同，亦即（t21 + t22)二（tl+t2，），因自 actv命 令被輸入起至位元線被選擇爲止所需的時間，不論Al = 〇 時或AL = 1時，均可使其相同，所以使被選擇之記憶體單 元的資料正確讀出。 圖15A顯示位元線放大完成爲止的時間較短時，al = 〇 時，讀出操作中各列及各行的時間。圖15A的時間中，自 ACTV命令被輸入起至位元線被徹底放大爲止所需的時間 t〇’，比自ACTV命令被輸入起至位元線被選擇爲止所需的 時間（2tck+tl+t2，+t3)爲短。此時，決定有週期時間，使 READ命令輸入後至資料被輸出爲止所需的時間 -34- 本紙張尺度適用中國國家榡準(CNS) A4规格(210 x 297公釐) 557445 A7 ___B7__ 五、發明説明（32 ) (tl+t2+t3+t4+t5+t6)在2週期（2tck)以内結束。亦即，週 期時間（tck)被各行路徑限制。最適切的時間雖爲位元線放 大完成時間（tO’之後端）與行解碼器結束時間（t3之後端）一致 時，但是從圖15A中可知，因位元線放大完成先結束，因而 虛線tO所示的時間形成浪費。另外，位元線放大完成爲止 的時間較短的現象，係因程序差異而在製品間產生。 如上所述，位元線放大完成爲止之時間較短的製品中， 如上述之實施形態，在行預解碼器114的前段插入可以延遲 行位址的暫存器，實現以1週期前推輸入READ命令的AL = 1，如圖15B所示，可以在第二週期執行行位址的鎖存（tl期 間）及比較電路112的比較（t2，），在第三週期執行自 YCLK3、4的生成至行位址的解碼。圖15B中，t21，爲 YCLK3，4被時鐘生成爲止所需的時間，t22’爲藉由計時調 整電路124，125被延遲之位址之輸出確定爲止所需的時 間，雖然（t21’ + t22’）比（tl+t2’）短是必要條件，不過在電路 上容易實現。 結果，因AL = 1時，可以配合位元線被放大的時間來選擇 位元線，所以位元線放大完成爲止的時間差僅爲全部所需 週期以「4」來除的（tO - t0’）/4，可以縮短週期時間。按照 圖14B的計時控制時，由於自YCLK3，4之生成起至資料輸 出爲止所需的時間〇21’4^22’ +丨3+14 +丨5 + 16)以2週期完成即 可，因此，位元線放大完成爲止所需的時間若不能更短， 原則上，週期時間Tck係由（tl+t2，）或（t21，+t22，+ t3 + t4+t5+t6)/2兩者較遲的時間來決定，與AL = 〇時相比，可 -35- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 557445 A7 _ B7 五、發明説明（33 ) 以僅縮短{(tl+t2 +t3+ t4+t5+t6)/2 — (tl+t2)}或{(ti+t2，+ t3+t4+t5+t6)/2-(t21’+t22’+t3+t4+t5 +t6)/2}的週期時間。 其次，説明以圖1所構成之雙資料率同步DRAM中之上述 行命令前推潛伏AL的設定方法及AL被設定時的操作。 圖1的實施形態中，藉由模暫存器組（MRS)命令，CAS潛 伏CL被設定在CL設定暫存器131内，藉由延伸模暫存器組 (EMRS)命令，行命令前推潛伏AL被設定在命令解碼器内 之AL設定暫存器132内。 圖16爲MRS命令及EMRS命令的具體範例。該實施形態 中’自CPU等外部裝置供應的控制信號CKE爲高電平， /CS，/RAS，/CAS，/WE爲低電平，記憶庫位址BA1， BAO(或位址A14，A13)及位址的指定位元AP(如A10)爲低 電平時，MRS命令被輸出，因應位址A8〜A0的値設定各種 値。此外，CKE · BAO (A14)爲高電平，/CS，/RAS， /WE，BA1 (A13)，AP(AIO)爲低電平時，EMRS 命令被 輸出，因應位址的値設定各種値。 此夕卜，CKE，/RAS，/WE 爲高電平，/CS，/CAS，AP (A10)爲低電平時，命令讀出之read命令被輸出，CKE， /RAS 爲高電平，/CS，/CAS，/WE，AP (A10)爲低電平 時，命令寫入的WRITE命令被輸出，CKE，/CAS，/WE 爲高電平，/CS，/RAS爲低電平時，命令開始操作亦即列 位址的取入及記憶庫（記憶體陣列）啓動的A C T V命令被輸 圖PA顯示以MRS命令設定CAS潛伏時位址與設定値之 -36- 本紙張尺度適用中國國家榡準(CNS) A4規格(210X 297公釐） 557445 A7 B7 五、發明説明（34 ) 關係的一種範例。如該圖所示，本實施形態之dram中， 位址A0〜A2被設定爲叢發長度（BL)，A3被設定爲叢發種類 (交又或順序），A4〜A6被設定爲CAS潛伏，A8被設定爲輸 出時鐘生成電路119的重設。CAS潛伏方面，如（A4，A5 , A6) = (〇, 1，0)時，潛伏被設定爲「2」，（A4, A5, A6)= (1，1，0)時，潛伏被設定爲「3」。 圖17β顯示以EMRS命令設定行命令前推潛伏時位址與設 定値之關係的一種範例。如該圖所示，本實施形態之 DRAM中，A0被設定爲輸出時鐘生成電路119的啓動/不啓 動’ A1〜A3被設定爲行命令煎推潛伏AL。行命令前推潛伏 AL方面，如（A1，A2, A3) = (〇，〇，〇)時，潛伏被設定爲 「0」’（Al，A2，A3) = (1，0，〇)時，潛伏被設定爲 「1」’（Al，A2，A3) = (0，1，〇)時，潛伏被設定爲 「2」。 圖U爲應用本發明之雙資料率同步dram的第二種實施 形態。該第二種實施形態係將第一種實施形態（圖1}中設於 行預解碼器114前段之計時調整電路124，125，設置於行 位址鎖存器U0與行位址計數器111之間，以224表示。其 他構造與第一種實施形態相同，因此在相同之電路區塊/内 註記相同符號，並省略其重複説明。 圖19顯π以tRCD爲2週期，C AS潛伏爲2週期作爲前提， 潛伏爲丨時，讀出操作的計時圖。圖19係對應於圖^所 示之第一種實施形態的計時圖。 與圖12比較可知，第二種實施形態之dram，因計時調 -37-
557445 A7 B7 五、發明説明（35 ) 整電路224位於行位址計數器111的前段，雖行位址計數器 111的輸出較第一種實施形態爲遲，不過對行解碼器116或 冗長行解碼器115的輸入時間則與第一種實施形態概略相 同。因而可獲得與第一種實施形態相同的作用效果。 第二種實施形態之DRAM，於AL = 0時之讀出操作及寫 入操作，從第一種實施形態的讀出操作（圖10)及寫入操作 (圖11)即可推測出。此外，AL= 1時之寫入操作亦可自上 述的讀出操作（圖19)及第一種實施形態之寫入操作（圖13) 推測出，因而此處省略其説明。 第二種實施形態與第一種實施形態相比，其優點爲只需 要計時調整電路之總位元數的一半以下。亦即，第二種實 施形態之計時調整電路224的位元數與第一種實施形態之第 一計時調整電路124相同，如爲9 X 4 = 36位元的位元數， 而不使用具有與預備記憶體行數（如32 X 4 = 128行）相同位 元數的第二計時調整電路125。但是，因計時調整電路224 的位置與第一種實施形態相比位於前段，以致縮短若干週 期時間的效果小。 亦即，在顯示第一種實施形態之時間的圖14B中，自位於 第二週期之READ命令被輸入起至藉由YCLK1行位址被取 入行位址鎖存器110爲止所需的時間tl，在第二種實施形態 中亦可在第二週期執行，不過第一種實施形態中之位於第 二週期的行位址被輸入至行預解碼器114爲止所需的時間 t2，在第二種實施形態中則是進入第三週期，因而與第一 種實施形態相比，其週期時間縮短的效果小。 -38- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 557445 A7 B7 五、發明説明（36 圖20爲應用本發明之雙資料率同步dram的第三種實施 形悲。第二種實施形態係將第一種實施形態（圖丨）中之設置 於行預解碼器114前段的計時調整電路124，125設置在行 位址計數器111與行預解碼器U4之間，以324表示。其他 構k與第一種實施形態相同，因此，在相同的電路區塊中 註記相同符號，並省略其重複説明。 圖21顯示以tRCD爲2週期，CAS潛伏爲2週期作爲前提， AL潛伏爲1時’讀出操作的計時圖。圖2丨係對應於圖丨2所 示之第一種實施形態的計時圖。 與圖12比較可知，第三種實施形態之dram，因計時調 整電路324位於行位址比較電路112的前段，雖行位址比較 電路112的輸出較第一種實施形態爲遲，不過對行解碼器 116或几長行解碼器115的輸入時間則與第一種實施形態概 略相同。因而可獲得與第一種實施形態相同的作用效果。 第二種實施形態之DRAM，於AL = 0時之讀出操作及寫 入操作’從第一種實施形態的讀出操作（圖1 〇)及窝入操作 (圖11)即可推測出。此外，AL= 1時之寫入操作亦可自上 述的讀出操作（圖21)及第一種實施形態之寫入操作（圖13) 推測出，因而此處省略其説明。 本實施形態與圖1所示之第一種實施形態相比，於AL = 1 時無法有效的分配時間。再者，自ACTV命令起至位元線被 放大爲止的時間被縮短，AL = 0時，縱使各行路徑限制 時，週期時間的縮短效果仍小。但是，可以將計時調整電 路的數量減少至僅爲比較電路輸出的數量，有助於縮小晶 -39- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 557445 A7 B7 五、發明説明（37 ) 片尺寸。此外，與第二種實施形態相比，於AL = 1時可以 有效的分配時間，自ACTV命令起至位元線被放大爲止的時 間被縮短，於AL = 0時，各行路徑限制時，可以縮短週期 時間。有關計時調整電路324的位元數，則與第二種實施形 態時相同。 圖22爲應用本發明之雙資料率同步DRAM的第四種實施 〜---------------------------------------------------〜_ 形態。第四種實施形態係將第一種實施形態（圖1)中之設置 於行預解碼器114前段的計時調整電路124，125設置在行 預解碼器114的後段，以424，425表示。其他構造與第一 種實施形態相同，因此，在相同的電路區塊中註記相同符 號，並省略其重複説明。 圖23顯示以tRCD爲2週期，CAS潛伏爲2週期作爲前提， AL潛伏爲1時，讀出操作的計時圖。圖23係對應於圖12所 示之第一種實施形態的計時圖。 與圖12比較可知，第四種實施形態之DRAM的計時調整 電路424，425雖位於行預解碼器114的後段，不過有關圖 23所示之信號的時間則與第一種實施形態之圖12的計時圖 完全相同。因而可獲得與第一種實施形態相同的作用效 第四種實施形態之DRAM，於AL = 0時之讀出操作及寫 入操作，從第一種實施形態的讀出操作（圖10)及寫入操作 (圖11)即可推測出。此外，AL= 1時之寫入操作亦可自上 述的讀出操作（圖23)及第一種實施形態之寫入操作（圖13) 推測出，因而此處省略其説明。 -40- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 557445 A7 B7
五、發明説明（38 本實施形態與圖1所示之第—種實施形態同樣的，於AL = 1時可以有效的分配時間。再者，自ACTV命妓至位元緩 被放大爲止的時間被縮短，AL = 〇時，縱使各行路徑限制 時於AL 1以上時，可以藉由管線化的效果縮短週期時 間。但是’ g具有被預_之行位址部分與比較電路輸出 數部分的計時調整電路，因而計時調整電路424，425的位 元數量比第一種實施形態多。 圖24爲應用本發明之雙資科率同步DRAMMiL種實相 形態。第五種實施形態除第—種實施形態（圖υ中之設置岁 行預解碼器114前段的計時網整電路i24，125之外，盘筹 三種實施《«的’也在行如計數器ιη與行位址料 電路1m設置計時電路524 4他構造與第一_ 施形態相同’因此’在相同的電路區塊中註記相同符號， 並省略其重複説明。 圖25顯示以tRCD爲3週期，CAS潛伏爲2週期作爲前提， AL潛伏爲2時，讀出操作的計時圖。 如圖25所示，AL = 2時的讀山媒从 叮W項出操作，於ACTV命令被輸入 的同時，列位址被取人内部，列位址被解碼，字線被選 擇，記憶體單元的資料被輸人m線。當位元線被徹底 加大時，感職大器被啓動’位元線電位被放大。 tRCD爲3週期’ AL = 2時，ACTV命令被輸人幻週期後 READ命令被輸人。與此同時，行位址自位址緩衝器ι〇ι被 取入内部’接收READ命令，以命令解碼器1〇2輸出之 ACLK，被鎖存在位址暫存器1〇3内。再者，接收read命 -41 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 557445 A7 B7 五、發明説明（39 ) 令，以命令解碼器102輸出的YCLK1，行位址被鎖存在行 位址鎖存器110内。由於接收READ命令，由命令解碼器 102所生成之寫入暫存器賦能信號WRE固定爲低電平，因 此，行位址未被延遲1週期即自行位址鎖存器110輸出。 之後，行位址通過行位址計數器111，被輸入計時調整電 路524内鎖存。接收自READ命令被輸入起1週期後的時 鐘，YCLK5由命令解碼器102生成，被輸入至計時調整電 路524内。接收上述YCLK5之上昇邊緣，被鎖存在計時調 整電路524内的行位址被輸出。藉此，上述行位址被延遲1 週期。之後，被輸入至行位址比較電路112内，與保存在行 救濟位址記憶電路113内之救濟位址比較，判斷一致或不一 致。於AL = 2時，由於ALE1固定爲高電平，因此自比較電 路112的輸出被計時調整電路125鎖存，自計時調整電路 524的輸出（上述行位址計數器111的輸出）被計時調整電路 124鎖存。 因而，接收自READ命令被輸入起2週期後的時鐘， YCLK3，YCLK4由命令解碼器102生成，分別被輸入至計 時調整電路124，125内。接收上述YCLK3，YCLK4的各 個上昇邊緣，被鎖存在計時調整電路124内之行位址計數器 111的輸出，及被鎖存在計時調整電路12 5内之比較電路 112的輸出被輸出。藉此，上述行位址計數器111的輸出及 比較電路112的輸出被延遲1週期。 之後，比較電路112的比較結果爲一致時，藉由計時調整 電路125的輸出，行預解碼器114不啓動，藉由冗長行解碼 -42- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 557445 A7 B7 五、發明説明（4〇 ) 器115，冗長位元線被選擇。當不一致時，藉由計時調整電 路124的輸出，行預解碼器114被啓動，計時調整電路124 的輸出被行預解碼器U4預解碼，其輸出被行解碼器116解 碼’位元線被選擇。此時，由於行位址路徑上已包含2週期 的延遲，因此位元線電位被徹底放大，使正確的資料讀 出。之後，藉由位元線被選擇，位元線的資料被輸入讀出 電路117内，被上述讀出電路117再度放大，並傳送至輸出 暫存器118内。 輸出暫存器118因應命令解碼器102之CAS潛伏資訊信號 與自輸出時鐘生成電路119所生成的時鐘QCLK1，將資 料傳送至輸出緩衝器120，輸出至外部。此時，雙資料率同 步DRAM中，資料自時鐘之上昇邊緣與下降邊緣的兩個邊 緣輸出。讀出電路賦能信號MAE及輸出時鐘生成電路賦能 信號ORE接收rEad命令，自命令解碼Si 〇2輸出，通過圖 26所示之延遲控制電路126内的第一延遲用暫存器3201及 第二延遲用暫存器32〇2，與第三延遲用暫存器3211及第四 延遲用暫存器3212，分別作爲MAE1、ORE1，被輸入至讀 出電路117及輸出時鐘生成電路119。於AL = 2時（因 ALE1 ’ ALE2固定爲高電平），MAE、ORE分別在第一延 遲用暫存器3201及第二延遲用暫存器32〇2，與第三延遲用 暫存器32 11及第四延遲用暫存器32 12内被延遲2週期，作 爲MAE1、〇REl被輸出。 本實施形態與圖}所示之第一種實施形態同樣的，於AL = 2時可以實現有效的分配時間。再者，自ACTV命令起至位
裝 訂
-43 - 本紙張尺度適用中國國家襟準(CNS) A4規格(21〇X297公釐) 557445 A7 B7 五、發明説明（μ ) 元線被放大爲止的時間被縮短，Al = 〇時，縱使各行路徑 限制時，於AL= 1以上時，可以藉由管線化的效果縮短週 期時間。但是，電路規模比第一種實施形態稍大。 圖27爲應用本發明之雙資料率同步dram的第六種實施 形悲。本實施形態係將第五種實施形態（圖24)中之設置於 行位址計數器11 i之後的計時調整電路524設置於行位址鎖 存器110與行仏址計數器1丨丨之間。此外，第六種實施形態 之雙資料率同步DRAM中，除讀出與寫入資料之外，連命 令輸入也是雙資料率。 圖28顯示以tRCD爲2週期，CAS潛伏爲2週期作爲前提， AL潛伏爲I.5時，讀出操作的計時圖。 如圖28所示，AL= 1<5時的讀出操作，於ACTV命令被輸 入的同時，列位址被取入内部，列位址被解碼，字線被選 擇’記憶體單元的資料被輸人至位元線。#位元線被徹底 加大時，感測放大器被啓動，位元線電位被放大。 AL I.5時，ACTV命令被輸入起〇·5週期後READ命令 被輸入。與此同時，行位址自位址緩衝器1〇1被取入内部， 接收READ命令，以命令解碼器1〇2輸出之aclk，被鎖存 在位址暫存器1〇3内。再者，接收READ命令，以命令解碼 器1〇2輸出的YCLK1，行位址被鎖存在行位址鎖存器“^ 内。此時，由於接收READ命令，由命令解碼器1〇2所生成 之寫入暫存器賦能信號WRE固定爲低電平，因此，行位址 未被延遲1週期即自行位址鎖存器UG輸出，鎖存至計 整電路524内。 -44 -
557445 A7 B7 五、發明説明（42 ) 之後，接收自READ命令被輸入起1週期後的時鐘， YCLK5由命令解碼器1〇2生成，被輸入至計時調整電路524 内。接收上述YCLK5之上昇邊緣，被鎖存在計時調整電路 524内的行位址被輸出。藉此，上述行位址被延遲〇. $週 期。之後，行位址被輸入至行位址比較電路112内，與保存 在行救濟位址記憶電路113内之救濟位址比較，判斷一致或 不一致。於AL = 1.5時，由於AL£i固定爲高電平，因此自 比較電路112的輸出被計時調整電路125鎖存，此外，自行 位址計數器111的輸出被計時調整電路124鎖存。 接收自READ命令被輸入起2週期後的時鐘，YCLK3， YCLK4由命令解碼器1〇2生成，分別被輸入至計時調整電 路124，125内。接收上述YCLK3，YCLK4的各個上昇邊 緣，被鎖存在計時調整電路124内之行位址計數器^的輸 出及被鎖存在計時碉整電路125内之比較電路112的輸出 被輸出。#&，上述行位址計數器⑴的輸出及比較電路 112的輸出被延遲i週期。 + <後，比較電路112的比較結果爲一致時，藉由計時調整 ，路125的輸出，行預解碼器114不啓動，藉由冗長行解碼 11115，冗長位元線被選擇。#不_致時，藉由計時調整電 勺輸出，行預解碼器114被啓動，計時調整電路124 、’i出被行預解碼器114預解碼，其輸出被行解碼器116解 =位元線被選擇。此時，由於各行位址的信號路徑上已 ^ ° L5週期的延遲，因此位元線電位被徹底放大，使正確 的資料在山、& ^ 項出。之後，藉由位元線被選擇，位元 ___ -45- 本 g 尺度 格(2ι〇χ297公爱) 557445 A7 B7 五、發明説明（43 ) 輸入讀出電路117内，被上述讀出電路117再度放大，並傳 送至輸出暫存器118内，並藉由輸出緩衝器120輸出至晶片 外部。 本實施形態除具有第五種實施形態的效果外，還具有不 僅讀出、寫入資料，亦可對應於命令輸入也是雙資料率時 的優點。 如以上的説明，上述實施形態之雙資料率同步DRAM， 縱使行命令的輸入時間被前推，因以感測放大器放大讀出 資料之前，位元線未被選擇，因此可以讀出正確的資料。 再者，正確寫入資料被輸入至寫入電路後，藉由位元線被 選擇，可以寫入正確的資料。 此外，縱使行命令前推潛伏被變更，因以感測放大器放 大讀出資料之前，位元線未被選擇，因此可以讀出正確的 資料，再者，正確的寫入資料輸入至寫入電路之前，因位 元線未被選擇，因此可以寫入正確的資料。 再者，現用命令輸入起至位元線被放大爲止的時間被縮 短，行命令前推潛伏AL = 0時，各行路徑限制週期時間之 情況下，於AL = 1時，藉由管線化的效果縮短週期時間， 可以促使資料傳送速度快速化。 以上，係依據實施形態具體説明本發明人的發明，不過 本發明並不限定於上述的實施形態，只要在不脱離其要旨 的範圍内當然可以做各種改變。例如，第一種實施形態（圖 1)、第二種實施形態（圖18)、第四種實施形態（圖22)、第 五種實施形態（圖24)及第六種實施形態（圖27)中，亦可分 -46- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 557445 A7 B7 五、發明説明（44 ) 別省略行位址計數器111。此外，上述實施形態中，均是說 明自現用命令起至行命令輸入為止的週期tRCD為2週期， 行命令前推潛伏設定在「0」、「1」及「1.5」時，不過如 tRCD為3週期以上時，行命令前推潛伏亦可設定在「2」以 上。此種情況如同以分時將位址分成3次以上取入内部之構 造的記憶體等。 以上的說明主要係應用在構成其背景之使用領域的雙資 料率同步DRAM上，來說明本發明人的發明，不過本發明 並不限定於此，亦可普遍使用在半導體記憶體，尤其是同 步型半導體記憶體上。 以本專利申請所揭示之主要發明所獲得的效果簡單說明 如下： 亦即，採用本發明時，縱使讀出命令及寫入命令被前推 輸入，行位址被前推輸入時，仍能構成可讀出及寫入正確 資料的時鐘同步型半導體記憶體裝置。此外，可構成能縮 短週期時間，促使資料傳送速度快速化的時鐘同步型半導 體記憶體裝置。 -47- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂 Φ

Claims (1)

  1. 557445 A8 B8 C8 D8 六、申請專利範圍 1. 一種半導體記憶體裝置，其包含： (請先閱讀背面之注意事項再填寫本頁) 記憶體單元陣列，其係具有連接有記憶體單元之數條 字線與數條位元線； 列位址鎖存電路，其係鎖存自外部輸入之列位址； 列解碼器，其係將列位址予以解碼，選擇上述記憶體 陣列内之字線； 行位址鎖存電路，其係鎖存自外部輸入之行位址； 行解碼器，其係將行位址予以解碼，選擇上述記憶體 單元陣列内之至少1條位元線； 輸出緩衝器，其係輸出自上述記憶體陣列讀出之資 料； 輸入緩衝器，其係取入輸入資料； 第一暫存器，其係可以設定指定上述輸入緩衝器及輸 出緩衝器之資料取入時間及資料輸出時間的値； 第二暫存器，其係可以設定指定資料讀出命令或寫入 命令之輸入時間的値；及 計時調整電路，其係設置在上述行位址鎖存電路與上 述行解碼器之間的行位址用信號路徑上，因應設定在上 述第二暫存器内的値，僅使信號延遲指定的時間， 經濟部智慧財產局員工消費合作社印？衣 且上述輸入緩衝器及輸出緩衝器的構造爲因應設定在 上述第一暫存器内之値來決定操作時間。 2. 如申請專利範圍第1項之半導體記憶體裝置，其中還設 有：内部控制信號生成電路，其係用於依據自外部所供 應的控制信號來控制内部電路；及延遲控制電路，其係 -48- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 557445
    申請專利範圍 因應設定在上述第二暫存器内之値，僅使内部控制信號 延遲指定的週期時間，·上述計時調整電路藉由被上述延 遲控制電路調整的内部控制信號所控制，執行行位址用 之信號計時調整。 3·如申請專利範圍第2項之半導體記憶體裝置，其中還具備 ^號生成電路，其係依據上述内部控制信號，賦予上述 輸出緩衝器的操作時間；該電路被上述延遲控制電路所 生成之内部控制信號所控制，且因應設定在上述第二暫 存器内的値使產生的信號延遲。 4.如申請專利範圍第1項之半導體記憶體裝置，其中還具備 行位址計數器，其係自動更新被鎖存在上述行位址鎖存 電路内的行位址；上述計時調整電路設置在上述行位址 计數器與上述行解碼器之間的行位址用信號路徑上。 5·如申請專利範圍第1項之半導體記憶體裝置，其中還具備 行位址計數器，其係自動更新被鎖存在上述行位址鎖存 電路内的行位址；上述計時調整電路設置在上述行位址 鎖存電路與上述行位址計數器之間。 6·如申請專利範圍第1項之半導體記憶體裝置，其中還具 備··數個預備記憶體行，其係可與上述記憶體單元陣列 之正規记憶體行替換；救濟位址記憶電路，其係可記憶 八有瑕戚之#憶體行的位址；位址比較電路，其係比較 被輸入之行位址與被記憶在上述救濟位址記憶電路内的 位址，几長行解碼器，其係依據該位址比較電路的比較 結果，將信號予以解碼，選擇上述預備記憶體行中的任 (請先閱讀背面之注意事項再填寫本頁) 訂------------^V1. 經濟部智慧財產局員工消費合作社印製 -49- 557445 A8 B8 C8 D8 六、申請專利範圍 何一行；及行位祉計數器，其係更新被鎖存在上述行位 址鎖存電路内的行位址； 上述位址比較電路比較自上述行位址計數器輸出之位 址與被記憶在上述救濟位址記憶電路内的位址， 還設有第二計時調整電路，其係設置在上述位址比較 電路與上述冗長行解碼器之間的信號路徑上。 7. 如申請專利範圍第6項之半導體記憶體裝置，其中還包含 行預解碼器，其係在上述行解碼器的前段預解碼上述行 ^ 位址； 上述計時調整電路設置在上述行位址計數器與上述行 預解碼器之間，此外，上述第二計時調整電路設置在上 述位址比較電路與上述行預解碼器之間。 8. 如申請專利範圍第6項之半導體記憶體裝置，其中還包含 行預解碼器，其係在上述行解碼器的前段預解碼上述行 位址； 上述計時調整電路設置在上述行預解碼器與上述行解 碼器之間，此外，上述第二計時調整電路設置在上述位 址比較電路與上述行解碼器之間。 9. 如申請專利範圍第6項之半導體記憶體裝置，其中還設有* 上述第三計時調整電路，其係設置於上述行位址鎖存電 路與上述位址比較電路之間。 10. 如申請專利範圍第1項之半導體記憶體裝置，其中上述半 導體記憶體裝置依據自外部供應之命令操作，設定於上 述第二暫存器内之值，為操作開始命令被輸入後，指定 -50- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
    裝 訂 線
    557445 A8 B8 C8 D8 六、申請專利範圍 被輸入之上述讀出或寫入命令應該被前推輸入週期數的 (請先閱讀背面之注意事項再填寫本頁) 11. 如申請專利範圍第10項之半導體記憶體裝置，其中設定 於上述第二暫存器内之値，爲依據自外部供應之上述命 令指示對上述第二暫存器設定時，位址自外部被輸入之 端子的狀態來設定。 12. 如申請專利範圍第1項之半導體記憶體裝置，其中上述計 時調整電路還包含：延遲路徑，其具有信號延遲手段； 直通路徑，其係直接輸出無信號延遲手段所輸入的信 號；及切換手段，其係因應設定在上述第二暫存器内的 値，切換是否使輸入信號通過上述數條路徑中的任何一 條。 13. 如申請專利範圍第12項之半導體記憶體裝置，其中具有 上述計時調整電路之信號延遲手段的上述延遲路徑上， 設有主從構造的鎖存手段，其係依據上述内部控制信號 來操作。 經濟部智慧財產局員工消費合作社印製 14. 一種半導體記憶體電路，其具有調整行位址信號路徑之 信號傳送時間的電路，可以對應於自現用命令輸入起至 讀出命令輸入爲止之時鐘週期數爲第一時鐘週期時或爲 第二時鐘週期時來操作。 15. —種半導體記憶體電路，其具有調整行位址信號路徑之 信號傳送時間的電路，可以對應於自現用命令輸入起至 寫入命令輸入爲止之時鐘週期數爲第一時鐘週期時或爲 第二時鐘週期時來操作。 -51 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 557445 A8 B8 C8 D8 六、申請專利範圍 16. —種半導體記憶電路的操作方法，其係與時鐘信號同 步，依據命令操作，上述操作方法包含： 第一命令被輸入步骤，其係在上述時鐘信號之第一時 間被輸入； 第一位址被輸入步驟，其係在上述第一時間被輸入； 第二命令被輸入步驟，其係對上述第一時間，在上述 時鐘信號第一時鐘週期後之第二時間被輸入； 第二位址被輸入步驟，其係在上述第二時間被輸入； 第一調整步驟，其係調整上述第二位址或依據上述第 二位址所形成之信號的信號傳送時間； 第一命令被輸入步驟，其係在上述時鐘信號之第三時 間被輸入； 第三位址被輸入步驟，其係在上述第三時間被輸入； 上述第二命令被輸入步驟，其係對上述第三時間，在 上述時鐘信號之第二時鐘週期後的第四時間被輸入； 第四位址被輸入步驟，其係在上述第四時間被輸入； 及 第二調整步驟，其係調整上述第四位址或依據上述第 四位址所形成之信號的信號傳送時間； 且上述第一時鐘週期與上述第二時鐘週期不同； 上述第一調整步驟之調整時間與第二調整步驟之調整 時間不同。 17. 如申請專利範圍第16項之半導體記憶電路的操作方法， 其中上述第一命令爲現用命令， -52- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） —:-----------------訂---------線---AWI (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 557445 A8 B8 C8 D8 t、申請專利範圍 上述第二命令爲讀出命令。 (請先閱讀背面之注意事項再填寫本頁) 18. 如申請專利範圍第16項之半導體記憶電路的操作方法， 其中上述第一命令爲現用命令， 上述第二命令爲寫入命令。 19. 如申請專利範圍第16項之半導體記憶電路的操作方法， 其中上述半導體記憶電路爲同步DRAM。 20. 如申請專利範圍第16項之半導體記憶電路的操作方法， 其中上述半導體記憶電路爲雙資料率的同步DRAM。 21. —種半導體記憶電路的操作方法，其係與時鐘信號同 步，依據命令操作，上述操作方法包含： 現用命令被輸入步驟，其係在上述時鐘信號的第一時 間被輸入； 第一列位址被輸入步驟，其係在上述第一時間被輸 入； 讀出命令被輸入步驟，其係對上述第一時間，在上述 時鐘信號第一時鐘週期後之第二時間被輸入； 第一行位址被輸入步驟，其係在上述第二時間被輸 入； 經濟部智慧財產局員工消費合作社印製 第一調整步驟，其係調整上述第一行位址或依據上述 第一行位址所形成之信號的信號傳送時間； 輸出步驟，其係將對應於上述第一列位址及上述第一 行位址之記憶體單元的資料輸出至上述半導體記憶電路 的外部； 上述現用命令被輸入步驟，其係在上述時鐘信號之第 -53- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 557445 六、申請專利範圍 入 時間被輸入； 第二列位址被輸入步驟，其係在上述第三時間被輸 經濟部智慧財產局員工消費合作社印製 上述讀出命令被輸人步驟，其係對上述第三時間，在 上，時鐘信號之第二時鐘週期後的第四時間被輸入； 罘一行位址被輸入步驟，其係在上述第四時間被輸 入； 一第二調整步驟，其係調整上述第二行位址或依據上述 第二行位址所形成之錢的信號料時間；及 /輸出步驟，其係將對應於上述第二列位址及上述第二 仃位址憶體單凡的資料輸出至上述半導體記憶電路 的外部； 且上述第一時鐘週期與上述第二時鐘週期不同； 上述第凋整步驟之碉整時間與第二調整步驟之調整 時間不同。 2.種半導體€憶電路的操作方法，其係與時鐘信號同 步，依據命令操作，上述操作方法包含： 現用命令被輸入步驟，其係在上述時鐘信號的第一時 間被輸入； 第一列位址被輸入步驟，其係在上述第一時間被輸 線 入 寫入命令被輸入步驟，其係對上述第一時間 時鐘信號第一時鐘週期後之第二時間被輸入； 第一行位址被輸入步驟，其係在上述第二時間被輸 在上述 i紙狀㈣用巾關家標^73NS)A4規格⑽ 54- X 297 )— A8 B8 C8
    557445 六、申請專利範圍 入； 第-調整步驟，其係調整上述第_行位址或依據上述 第一行位址所形成之信號的信號傳送時間； 上述現用命令被輸入步驟，其係在上述時鐘信號之第 三時間被輸入； 第二列位址被輸入步驟，其係在上述第三時間被輸 入； 上述寫入命令被輸入步驟，其係對上述第三時間，在 上述時鐘仏號之第二時鐘週期後的第四時間被輸入； 第一行位址被輸入步驟，其係在上述第四時間被輸 入；及 第二調整步驟，其係調整上述第二行位址或依據上述 第二行位址所形成之信號的信號傳送時間； 且上述第一時鐘週期與上述第二時鐘週期不同； 上述第一調整步驟之調整時間與第二調整步驟之調整 時間不同。 23.如申請專利範圍第22項之半導體記憶電路的操作方法， 其中上述半導體記憶電路爲雙資料率的時鐘同步型記憶 體0 -55- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） ------^---------^---^wli (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
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