JPH097366A - バーストモード終了検出装置 - Google Patents
バーストモード終了検出装置Info
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- JPH097366A JPH097366A JP8120368A JP12036896A JPH097366A JP H097366 A JPH097366 A JP H097366A JP 8120368 A JP8120368 A JP 8120368A JP 12036896 A JP12036896 A JP 12036896A JP H097366 A JPH097366 A JP H097366A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 バーストモードの実施の際、バーストアクセ
ス動作の終了時点を正確に検出し同期式ＤＲＡＭをして
後続措置を適時に行わせることができる同期式ＤＲＡＭ
のバーストモード終了検出装置を提供すること。 【解決手段】 外部からのバースト長さデータをフリー
デコーディングしデコーディングされた信号等を供給す
る第１デコーディング手段と、バーストモード指定の
際、発生するリセット信号によりリセットされた後、ク
ロック信号に応じてカウント値を発生する複数のカウン
ト手段と、カウント手段からの出力をデコーディングす
るための第２デコーディング手段と、第１デコーディン
グ手段から出力する出力信号と第２デコーディング手段
の出力を比較してバーストモードの終了時点を検出する
比較手段を備えたことを特徴とする。
ス動作の終了時点を正確に検出し同期式ＤＲＡＭをして
後続措置を適時に行わせることができる同期式ＤＲＡＭ
のバーストモード終了検出装置を提供すること。 【解決手段】 外部からのバースト長さデータをフリー
デコーディングしデコーディングされた信号等を供給す
る第１デコーディング手段と、バーストモード指定の
際、発生するリセット信号によりリセットされた後、ク
ロック信号に応じてカウント値を発生する複数のカウン
ト手段と、カウント手段からの出力をデコーディングす
るための第２デコーディング手段と、第１デコーディン
グ手段から出力する出力信号と第２デコーディング手段
の出力を比較してバーストモードの終了時点を検出する
比較手段を備えたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、同期式ダイナミッ
クランダムアクセスメモリ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ、以下“同期式ＤＲＡＭ”という）に用いられる
バーストモード制御回路に関し、特にバーストモードの
終了を自動的に検出することができるバーストモード終
了検出装置に関する。
クランダムアクセスメモリ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ、以下“同期式ＤＲＡＭ”という）に用いられる
バーストモード制御回路に関し、特にバーストモードの
終了を自動的に検出することができるバーストモード終
了検出装置に関する。
【０００２】
【従来の技術】近年、開発が進んでいる同期式ＤＲＡＭ
はデータのアクセスタイム（Ａｃｃｅｓｓ Ｔｉｍｅ）
を向上させるためバーストモード（ｂｕｒｓｔ ｍｏｄ
ｅ）で動作する。
はデータのアクセスタイム（Ａｃｃｅｓｓ Ｔｉｍｅ）
を向上させるためバーストモード（ｂｕｒｓｔ ｍｏｄ
ｅ）で動作する。
【０００３】バーストモードでは、データが外部から指
定した所定のメモリセルに順次記録（ｗｒｉｔｅ−ｉ
ｎ）され、所定のセルに貯蔵されたデータが連続的に読
み取られる（ｒｅａｄ−ｏｕｔ）動作が行われる。バー
ストモードではデータが特定長さのバーストに記録又
は、読み取られる。
定した所定のメモリセルに順次記録（ｗｒｉｔｅ−ｉ
ｎ）され、所定のセルに貯蔵されたデータが連続的に読
み取られる（ｒｅａｄ−ｏｕｔ）動作が行われる。バー
ストモードではデータが特定長さのバーストに記録又
は、読み取られる。
【０００４】同期式ＤＲＡＭには、バーストモードが行
われるよう開始アドレス及び連続的にアクセスされる貯
蔵領域の数に対する情報（即ち、バースト長さ）が入力
される。また、同期式ＤＲＡＭには開始アドレスから一
つずつ増加するバースト長さに該当する数だけ順次アド
レスを発生して指定されたメモリセル等が順次アクセス
される。
われるよう開始アドレス及び連続的にアクセスされる貯
蔵領域の数に対する情報（即ち、バースト長さ）が入力
される。また、同期式ＤＲＡＭには開始アドレスから一
つずつ増加するバースト長さに該当する数だけ順次アド
レスを発生して指定されたメモリセル等が順次アクセス
される。
【０００５】なお、バーストモードの終了の際、同期式
ＤＲＡＭは新しいバーストモードに対する命令を入力す
るための待機モードに自動転換され、併せてローアドレ
スストローブ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂ
ｅ、以下“ＲＡＳ”という）信号の入力ラインをプリー
チャージ（Ｐｒｅｃｈａｒｇｅ）しなければならない。
さらに、アドレスカウンタ動作、記録又は、読取り動作
を中止させなければならない。このため、同期式ＤＲＡ
Ｍはバーストアクセスの終了時点を正確に検出すること
ができる装置を必要とする。
ＤＲＡＭは新しいバーストモードに対する命令を入力す
るための待機モードに自動転換され、併せてローアドレ
スストローブ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂ
ｅ、以下“ＲＡＳ”という）信号の入力ラインをプリー
チャージ（Ｐｒｅｃｈａｒｇｅ）しなければならない。
さらに、アドレスカウンタ動作、記録又は、読取り動作
を中止させなければならない。このため、同期式ＤＲＡ
Ｍはバーストアクセスの終了時点を正確に検出すること
ができる装置を必要とする。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
はバーストモードの終了時点を正確に検出することがで
きるバーストモード終了検出装置を提供することにあ
る。
はバーストモードの終了時点を正確に検出することがで
きるバーストモード終了検出装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】この目的を達成するた
め、本発明のバーストモード終了検出装置は外部からの
バースト長さデータをフリーデコーディングしてデコー
ディングされた信号等を供給する第１デコーディング手
段と、バーストモード指定の際、発生するリセット信号
によりリセットされた後、クロック信号に応じてカウン
ト値を発生する複数のカウント手段と、このカウント手
段からの出力をデコーディングするための第２デコーデ
ィング手段と、第１デコーディング手段から出力する出
力信号と、第２デコーディング手段の出力を比較してバ
ーストモードの終了時点を検出する比較手段とを備える
ことを特徴とする。
め、本発明のバーストモード終了検出装置は外部からの
バースト長さデータをフリーデコーディングしてデコー
ディングされた信号等を供給する第１デコーディング手
段と、バーストモード指定の際、発生するリセット信号
によりリセットされた後、クロック信号に応じてカウン
ト値を発生する複数のカウント手段と、このカウント手
段からの出力をデコーディングするための第２デコーデ
ィング手段と、第１デコーディング手段から出力する出
力信号と、第２デコーディング手段の出力を比較してバ
ーストモードの終了時点を検出する比較手段とを備える
ことを特徴とする。
【０００８】
【発明の実施の形態】上述した目的及びその他の目的と
本発明の特徴及び利点は、添付図面と関連した次の詳細
な説明を介し一層明らかになる。
本発明の特徴及び利点は、添付図面と関連した次の詳細
な説明を介し一層明らかになる。
【０００９】以下、本発明の一実施形態を添付した図１
乃至図３を参照して詳細に説明する。
乃至図３を参照して詳細に説明する。
【００１０】図１は、現在進行中のバースト長さ（Ｂｕ
ｒｓｔ Ｌｅｎｇｔｈ）とモードレジストに記憶された
バースト長さを比較してその結果が同様であると、バー
スト動作を中止させる信号を出力する本発明の一実施形
態によるバーストモード終了検出装置を現した回路図で
あり、クロック信号入力ライン（１１）からのクロック
信号（ｃｌｋ）及びリセット信号入力ライン（１３）か
らのリセット信号（ｒｓｅｔ）を共通に入力する第１乃
至第３ビットカウンタ（１２，１４，１６）と、第１乃
至第３ビットカウンタ（１２，１４，１６）の出力ノー
ド（Ｎ２，Ｎ３，Ｎ４）からのカウント信号を入力して
デコーディングするデコーディング回路（１８）と、ノ
ード（Ｎ１）及び基底電圧源（Ｖｓｓ）の間に並列に接
続した四つのＮＭＯＳトランジスタ直列回路（ＭＮ１，
ＭＮ２；ＭＮ３，ＭＮ４；ＭＮ５，ＭＮ６；ＭＮ７，Ｍ
Ｎ８）と、供給電圧源（Ｖｃｃ）とノード（Ｎ１）の間
に接続されゲートがリセット信号入力ライン（１３）に
連結された第１ＰＭＯＳトランジスタ（ＭＰ１）と、供
給電圧源（Ｖｃｃ）とノード（Ｎ１）の間に連結されノ
ード（Ｎ１）上の論理信号をクロック信号に同期させ出
力ライン（２３）側に伝送するための出力回路（２０）
とを含む。
ｒｓｔ Ｌｅｎｇｔｈ）とモードレジストに記憶された
バースト長さを比較してその結果が同様であると、バー
スト動作を中止させる信号を出力する本発明の一実施形
態によるバーストモード終了検出装置を現した回路図で
あり、クロック信号入力ライン（１１）からのクロック
信号（ｃｌｋ）及びリセット信号入力ライン（１３）か
らのリセット信号（ｒｓｅｔ）を共通に入力する第１乃
至第３ビットカウンタ（１２，１４，１６）と、第１乃
至第３ビットカウンタ（１２，１４，１６）の出力ノー
ド（Ｎ２，Ｎ３，Ｎ４）からのカウント信号を入力して
デコーディングするデコーディング回路（１８）と、ノ
ード（Ｎ１）及び基底電圧源（Ｖｓｓ）の間に並列に接
続した四つのＮＭＯＳトランジスタ直列回路（ＭＮ１，
ＭＮ２；ＭＮ３，ＭＮ４；ＭＮ５，ＭＮ６；ＭＮ７，Ｍ
Ｎ８）と、供給電圧源（Ｖｃｃ）とノード（Ｎ１）の間
に接続されゲートがリセット信号入力ライン（１３）に
連結された第１ＰＭＯＳトランジスタ（ＭＰ１）と、供
給電圧源（Ｖｃｃ）とノード（Ｎ１）の間に連結されノ
ード（Ｎ１）上の論理信号をクロック信号に同期させ出
力ライン（２３）側に伝送するための出力回路（２０）
とを含む。
【００１１】トランジスタ（ＭＮ１）のゲートには供給
電圧源（Ｖｃｃ）が連結され、トランジスタ（ＭＮ２）
のゲートにはバースト長さが１に該当する情報の第１フ
リーデコーディング信号が供給されるライン（１５）が
連結され、トランジスタ（ＭＮ３）のゲートにはノード
（Ｎ２）が連結され、トランジスタ（ＭＮ４）のゲート
にはバースト長さが２に該当する第２フリーデコーディ
ング信号が供給されるライン（１７）が連結され、トラ
ンジスタ（ＭＮ５）のゲートにはデコーディング回路
（１８）出力端が連結され、トランジスタ（ＭＮ６）の
ゲートにはバースト長さが４に該当する第３フリーデコ
ーディング信号が供給されるライン（１９）が連結さ
れ、トランジスタ（ＭＮ７）のゲートにはデコーディン
グ回路（１８）の他の出力端が連結され、トランジスタ
（ＭＮ８）のゲートにはバースト長さが８に該当される
情報の第４フリーデコーディング信号が供給されるライ
ン（２１）が連結される。
電圧源（Ｖｃｃ）が連結され、トランジスタ（ＭＮ２）
のゲートにはバースト長さが１に該当する情報の第１フ
リーデコーディング信号が供給されるライン（１５）が
連結され、トランジスタ（ＭＮ３）のゲートにはノード
（Ｎ２）が連結され、トランジスタ（ＭＮ４）のゲート
にはバースト長さが２に該当する第２フリーデコーディ
ング信号が供給されるライン（１７）が連結され、トラ
ンジスタ（ＭＮ５）のゲートにはデコーディング回路
（１８）出力端が連結され、トランジスタ（ＭＮ６）の
ゲートにはバースト長さが４に該当する第３フリーデコ
ーディング信号が供給されるライン（１９）が連結さ
れ、トランジスタ（ＭＮ７）のゲートにはデコーディン
グ回路（１８）の他の出力端が連結され、トランジスタ
（ＭＮ８）のゲートにはバースト長さが８に該当される
情報の第４フリーデコーディング信号が供給されるライ
ン（２１）が連結される。
【００１２】以下、図１の構成の本実施形態のバースト
モード終了検出装置の動作を図２のタイミング図を参照
して説明する。
モード終了検出装置の動作を図２のタイミング図を参照
して説明する。
【００１３】クロック信号の一番目のクロックサイクル
で新しいバースト命令が入力されるとリセット信号が発
生し、このリセット信号により全てのビットカウンタ
（１２，１４，１６）からの出力信号等がロー状態に変
って初期化される。併せて、バースト状態をカラム制御
回路（図示省略）に知らせるバーストモード制御信号が
ハイ状態に選択されながらバースト動作（リード又は、
ライト）が始まる。
で新しいバースト命令が入力されるとリセット信号が発
生し、このリセット信号により全てのビットカウンタ
（１２，１４，１６）からの出力信号等がロー状態に変
って初期化される。併せて、バースト状態をカラム制御
回路（図示省略）に知らせるバーストモード制御信号が
ハイ状態に選択されながらバースト動作（リード又は、
ライト）が始まる。
【００１４】図１の構成で、第１ビットカウンタ（１
２）は供給電圧源（Ｖｃｃ）から電圧が印加される間、
カウント動作を行う。カウント動作の際、第１ビットカ
ウンタ（１２）はクロック入力ライン（１１）からのク
ロック信号（ｃｌｋ）が、ハイ論理からロー論理に変る
たびに出力ノード（Ｎ２）上の論理を反転させカウント
信号（ｃｎｔ１）を発生する。
２）は供給電圧源（Ｖｃｃ）から電圧が印加される間、
カウント動作を行う。カウント動作の際、第１ビットカ
ウンタ（１２）はクロック入力ライン（１１）からのク
ロック信号（ｃｌｋ）が、ハイ論理からロー論理に変る
たびに出力ノード（Ｎ２）上の論理を反転させカウント
信号（ｃｎｔ１）を発生する。
【００１５】第２ビットカウンタ（１４）は、第１ビッ
トカウンタ（１２）の出力ノード（Ｎ２）からハイ論理
のカウント信号が印加される間にカウント動作を行う。
即ち、第２ビットカウンタ（１４）は第１ビットカウン
タ（１２）の出力信号がハイ論理を維持し、クロック入
力ライン（１１）上のクロック信号がハイ論理からロー
論理に変るたびに出力ノード（Ｎ３）上の論理を反転さ
せ第２カウント信号（ｃｎｔ２）を発生する。
トカウンタ（１２）の出力ノード（Ｎ２）からハイ論理
のカウント信号が印加される間にカウント動作を行う。
即ち、第２ビットカウンタ（１４）は第１ビットカウン
タ（１２）の出力信号がハイ論理を維持し、クロック入
力ライン（１１）上のクロック信号がハイ論理からロー
論理に変るたびに出力ノード（Ｎ３）上の論理を反転さ
せ第２カウント信号（ｃｎｔ２）を発生する。
【００１６】デコーディング回路（１８）は、第１及び
第２ビットカウンタ（１２，１４）の出力ノード（Ｎ
２，Ｎ３）からのカウント信号をＮＡＮＤ演算するＮＡ
ＮＤゲート（ＧＡ１）及び、ＮＡＮＤゲート（ＧＡ１）
の出力信号を反転させる第１インバータ（ＧＩ１）を備
える。ＮＡＮＤゲート（ＧＡ１）の出力は第１及び第２
ビットカウンタ（１２，１４）の出力信号が全てハイ論
理を有する場合にロー論理を有する。これにより、第１
インバータ（ＧＩ１）は第１及び第２ビットカウンタ
（１２，１４）の出力信号が全てハイ論理を有する場合
にハイ論理を有する第１デコーディング信号を発生す
る。また、デコーディング回路（１８）は第３ビットカ
ウンタ（１６）の出力ノード（Ｎ４）から第３カウント
信号を反転させる第２インバータ（ＧＩ２）と、第２イ
ンバータ（ＧＩ２）の出力信号及びＮＡＮＤゲート（Ｇ
Ａ１）の出力信号をＮＯＲ演算するＮＯＲゲート（ＧＯ
１）をさらに備える。ＮＯＲゲート（ＧＯ１）はＮＡＮ
Ｄゲート（ＧＡ１）及び第２インバータ（ＧＩ２）の出
力信号等が全てロー論理を有する場合にハイ論理を有す
る第２デコーディング信号を発生する。
第２ビットカウンタ（１２，１４）の出力ノード（Ｎ
２，Ｎ３）からのカウント信号をＮＡＮＤ演算するＮＡ
ＮＤゲート（ＧＡ１）及び、ＮＡＮＤゲート（ＧＡ１）
の出力信号を反転させる第１インバータ（ＧＩ１）を備
える。ＮＡＮＤゲート（ＧＡ１）の出力は第１及び第２
ビットカウンタ（１２，１４）の出力信号が全てハイ論
理を有する場合にロー論理を有する。これにより、第１
インバータ（ＧＩ１）は第１及び第２ビットカウンタ
（１２，１４）の出力信号が全てハイ論理を有する場合
にハイ論理を有する第１デコーディング信号を発生す
る。また、デコーディング回路（１８）は第３ビットカ
ウンタ（１６）の出力ノード（Ｎ４）から第３カウント
信号を反転させる第２インバータ（ＧＩ２）と、第２イ
ンバータ（ＧＩ２）の出力信号及びＮＡＮＤゲート（Ｇ
Ａ１）の出力信号をＮＯＲ演算するＮＯＲゲート（ＧＯ
１）をさらに備える。ＮＯＲゲート（ＧＯ１）はＮＡＮ
Ｄゲート（ＧＡ１）及び第２インバータ（ＧＩ２）の出
力信号等が全てロー論理を有する場合にハイ論理を有す
る第２デコーディング信号を発生する。
【００１７】第３ビットカウンタ（１６）は、第１イン
バータ（ＧＩ１）からハイ論理の第１デコーディング信
号が印加される間に、カウント動作を行う。即ち、第３
ビットカウンタ（１６）は第１インバータ（ＧＩ１）の
出力信号がハイ論理を維持し、クロック入力ライン（１
１）上のクロック信号がハイ論理からロー論理に変るた
びに自分の出力ノード（Ｎ４）上の論理を反転させ第３
カウント信号（ｃｎｔ３）を発生する。
バータ（ＧＩ１）からハイ論理の第１デコーディング信
号が印加される間に、カウント動作を行う。即ち、第３
ビットカウンタ（１６）は第１インバータ（ＧＩ１）の
出力信号がハイ論理を維持し、クロック入力ライン（１
１）上のクロック信号がハイ論理からロー論理に変るた
びに自分の出力ノード（Ｎ４）上の論理を反転させ第３
カウント信号（ｃｎｔ３）を発生する。
【００１８】ノード（Ｎ１）及び基底電圧源（Ｖｓｓ）
の間に並列に接続された４個のＮＭＯＳトランジスタ直
列回路（ＭＮ１乃至ＭＮ８）で、二つのＮＭＯＳトラン
ジスタ（ＭＮ１，ＭＮ２）はバーストアクセス長さが
“１”であるかを検出する比較器の機能を果す。第１Ｎ
ＭＯＳトランジスタ（ＭＮ１）は、供給電圧源（Ｖｃ
ｃ）から自分のゲートに印加される供給電圧（Ｖｃｃ）
により常にターンオン（Ｔｕｒｎ−Ｏｎ）されノード
（Ｎ１）を第２ＮＭＯＳトランジスタ（ＭＮ２）に接続
させる。また、第２ＮＭＯＳトランジスタ（ＭＮ２）
は、第１入力ライン（１５）から自分のゲート側に印加
される第１フリーデコーディング信号がハイ論理を有す
る場合、ターンオンされノード（Ｎ１）を接地電圧源
（Ｖｓｓ）に接続させバーストモードの終了を表わすロ
ー論理の信号をノード（Ｎ１）上に発生させる。第１フ
リーデコーディング信号は、バースト長さが“１”の値
を有する場合にバースト長さデコーディング回路（図示
省略）により発生する。バースト長さ情報はモードレジ
スタ（図示省略）のプログラムにより発生するが、その
情報が載せられたラインが選択されると、選択されたラ
インは常に“ハイ（Ｖｃｃ電位）”を維持し、それ以外
のライン等は“ロー（Ｖｓｓ電位）”を維持するように
なる。
の間に並列に接続された４個のＮＭＯＳトランジスタ直
列回路（ＭＮ１乃至ＭＮ８）で、二つのＮＭＯＳトラン
ジスタ（ＭＮ１，ＭＮ２）はバーストアクセス長さが
“１”であるかを検出する比較器の機能を果す。第１Ｎ
ＭＯＳトランジスタ（ＭＮ１）は、供給電圧源（Ｖｃ
ｃ）から自分のゲートに印加される供給電圧（Ｖｃｃ）
により常にターンオン（Ｔｕｒｎ−Ｏｎ）されノード
（Ｎ１）を第２ＮＭＯＳトランジスタ（ＭＮ２）に接続
させる。また、第２ＮＭＯＳトランジスタ（ＭＮ２）
は、第１入力ライン（１５）から自分のゲート側に印加
される第１フリーデコーディング信号がハイ論理を有す
る場合、ターンオンされノード（Ｎ１）を接地電圧源
（Ｖｓｓ）に接続させバーストモードの終了を表わすロ
ー論理の信号をノード（Ｎ１）上に発生させる。第１フ
リーデコーディング信号は、バースト長さが“１”の値
を有する場合にバースト長さデコーディング回路（図示
省略）により発生する。バースト長さ情報はモードレジ
スタ（図示省略）のプログラムにより発生するが、その
情報が載せられたラインが選択されると、選択されたラ
インは常に“ハイ（Ｖｃｃ電位）”を維持し、それ以外
のライン等は“ロー（Ｖｓｓ電位）”を維持するように
なる。
【００１９】さらに、二つのＮＭＯＳトランジスタ（Ｍ
Ｎ３，ＭＮ４）はバーストアクセス長さが“２”である
かを検出する比較器の機能を果す。第３ＮＭＯＳトラン
ジスタ（ＭＮ３）は、第１ビットカウンタ（１２）の出
力ノード（Ｎ２）から自分のゲートに印加される第１カ
ウント信号がハイ論理を有する場合にターンオンされ、
ノード（Ｎ１）を第４ＮＭＯＳトランジスタ（ＭＮ４）
に接続させる。また、第４ＮＭＯＳトランジスタ（ＭＮ
４）は、第２入力ライン（１７）から自分のゲート側に
印加される第２フリーデコーディング信号がハイ論理を
有する場合ターンオンされ、ノード（Ｎ１）を接地電圧
源（Ｖｓｓ）に接続させバーストモードの終了を表わす
ロー論理の論理信号をノード（Ｎ１）上に発生させる。
第２フリーデコーディング信号は、バースト長さが
“２”の値を有する場合にバースト長さデコーディング
回路により発生する。
Ｎ３，ＭＮ４）はバーストアクセス長さが“２”である
かを検出する比較器の機能を果す。第３ＮＭＯＳトラン
ジスタ（ＭＮ３）は、第１ビットカウンタ（１２）の出
力ノード（Ｎ２）から自分のゲートに印加される第１カ
ウント信号がハイ論理を有する場合にターンオンされ、
ノード（Ｎ１）を第４ＮＭＯＳトランジスタ（ＭＮ４）
に接続させる。また、第４ＮＭＯＳトランジスタ（ＭＮ
４）は、第２入力ライン（１７）から自分のゲート側に
印加される第２フリーデコーディング信号がハイ論理を
有する場合ターンオンされ、ノード（Ｎ１）を接地電圧
源（Ｖｓｓ）に接続させバーストモードの終了を表わす
ロー論理の論理信号をノード（Ｎ１）上に発生させる。
第２フリーデコーディング信号は、バースト長さが
“２”の値を有する場合にバースト長さデコーディング
回路により発生する。
【００２０】二つのＮＭＯＳトランジスタ（ＭＮ５，Ｍ
Ｎ６）は、バーストアクセス長さが“４”であるかを検
出する比較器の機能を果す。第５ＮＭＯＳトランジスタ
（ＭＮ５）は、デコーディング回路（１８）の第１イン
バータ（ＧＩ１）から自分のゲートに印加される第１デ
コーディング信号がハイ論理を有する場合にターンオン
されノード（Ｎ１）を第６ＮＭＯＳトランジスタ（ＭＮ
６）に接続させる。さらに、第６ＮＭＯＳトランジスタ
（ＭＮ６）は、第３入力ライン（１９）から自分のゲー
ト側に印加される第３フリーデコーディング信号がハイ
論理を有する場合ターンオンされ、ノード（Ｎ１）を接
地電圧源（Ｖｓｓ）に接続させバーストモードの終了を
表わすロー論理の論理信号をノード（Ｎ１）上に発生さ
せる。第３フリーデコーディング信号は、バースト長さ
が“４”の値を有する場合にバースト長さデコーディン
グ回路により発生する。
Ｎ６）は、バーストアクセス長さが“４”であるかを検
出する比較器の機能を果す。第５ＮＭＯＳトランジスタ
（ＭＮ５）は、デコーディング回路（１８）の第１イン
バータ（ＧＩ１）から自分のゲートに印加される第１デ
コーディング信号がハイ論理を有する場合にターンオン
されノード（Ｎ１）を第６ＮＭＯＳトランジスタ（ＭＮ
６）に接続させる。さらに、第６ＮＭＯＳトランジスタ
（ＭＮ６）は、第３入力ライン（１９）から自分のゲー
ト側に印加される第３フリーデコーディング信号がハイ
論理を有する場合ターンオンされ、ノード（Ｎ１）を接
地電圧源（Ｖｓｓ）に接続させバーストモードの終了を
表わすロー論理の論理信号をノード（Ｎ１）上に発生さ
せる。第３フリーデコーディング信号は、バースト長さ
が“４”の値を有する場合にバースト長さデコーディン
グ回路により発生する。
【００２１】二つのＮＭＯＳトランジスタ（ＭＮ７，Ｍ
Ｎ８）は、バーストアクセス長さが“８”であるかを検
出する比較器の機能を果す。これのため、第７ＮＭＯＳ
トランジスタ（ＭＮ７）は、ＮＯＲゲート（ＧＯ１）か
ら自分のゲートに印加される第２デコーディング信号が
ハイ論理を有する場合にターンオンされ、ノード（Ｎ
１）を第８ＮＭＯＳトランジスタ（ＭＮ８）と接続させ
る。また、第８ＮＭＯＳトランジスタ（ＭＮ８）は、第
４入力ライン（２１）から自分のゲート側に印加される
第４フリーデコーディング信号がハイ論理を有する場合
ターンオンされ、ノード（Ｎ１）を接地電圧源（Ｖｓ
ｓ）に接続させてバーストモードの終了を表わすロー論
理の論理信号をノード（Ｎ１）上に発生させる。第４フ
リーデコーディング信号は、バースト長さが“８”の値
を有する場合にバースト長さデコーディング回路により
発生する。
Ｎ８）は、バーストアクセス長さが“８”であるかを検
出する比較器の機能を果す。これのため、第７ＮＭＯＳ
トランジスタ（ＭＮ７）は、ＮＯＲゲート（ＧＯ１）か
ら自分のゲートに印加される第２デコーディング信号が
ハイ論理を有する場合にターンオンされ、ノード（Ｎ
１）を第８ＮＭＯＳトランジスタ（ＭＮ８）と接続させ
る。また、第８ＮＭＯＳトランジスタ（ＭＮ８）は、第
４入力ライン（２１）から自分のゲート側に印加される
第４フリーデコーディング信号がハイ論理を有する場合
ターンオンされ、ノード（Ｎ１）を接地電圧源（Ｖｓ
ｓ）に接続させてバーストモードの終了を表わすロー論
理の論理信号をノード（Ｎ１）上に発生させる。第４フ
リーデコーディング信号は、バースト長さが“８”の値
を有する場合にバースト長さデコーディング回路により
発生する。
【００２２】さらに、このバーストモード終了検出装置
は供給電圧源（Ｖｃｃ）及びノード（Ｎ１）の間に接続
された第１ＰＭＯＳトランジスタ（ＭＰ１）と、ノード
（Ｎ１）上の論理信号をクロック信号に同期させ出力ラ
イン（２３）側に伝送するための出力回路（２０）を追
加して備える。第１ＰＭＯＳトランジスタ（ＭＰ１）の
ゲートにはリセット入力ライン（１３）からリセット信
号（ｒｓｅｔ）が入力される。第１ＰＭＯＳトランジス
タ（ＭＰ１）はリセット信号のロー論理のパルス期間の
間ターンオンされ、供給電圧源（Ｖｃｃ）からの供給電
圧（Ｖｃｃ）をノード（Ｎ１）側に供給する。すると、
ノード（Ｎ１）は第１ＰＭＯＳトランジスタ（ＭＰ１）
を経て供給される電位により充電され、４個のＮＭＯＳ
トランジスタ直列回路のうち、いずれか一つにより接地
電圧源（Ｖｓｓ）と接続する時までハイ論理の論理信号
を維持することになる。
は供給電圧源（Ｖｃｃ）及びノード（Ｎ１）の間に接続
された第１ＰＭＯＳトランジスタ（ＭＰ１）と、ノード
（Ｎ１）上の論理信号をクロック信号に同期させ出力ラ
イン（２３）側に伝送するための出力回路（２０）を追
加して備える。第１ＰＭＯＳトランジスタ（ＭＰ１）の
ゲートにはリセット入力ライン（１３）からリセット信
号（ｒｓｅｔ）が入力される。第１ＰＭＯＳトランジス
タ（ＭＰ１）はリセット信号のロー論理のパルス期間の
間ターンオンされ、供給電圧源（Ｖｃｃ）からの供給電
圧（Ｖｃｃ）をノード（Ｎ１）側に供給する。すると、
ノード（Ｎ１）は第１ＰＭＯＳトランジスタ（ＭＰ１）
を経て供給される電位により充電され、４個のＮＭＯＳ
トランジスタ直列回路のうち、いずれか一つにより接地
電圧源（Ｖｓｓ）と接続する時までハイ論理の論理信号
を維持することになる。
【００２３】出力回路（２０）は、ノード（Ｎ１）及び
ノード（Ｎ６）の間に接続された第９ＮＭＯＳトランジ
スタ（ＭＮ９）と、ノード（Ｎ６）及び供給電圧源（Ｖ
ｃｃ）の間に接続された第２ＰＭＯＳトランジスタ（Ｍ
Ｐ２）と、ノード（Ｎ６）及び出力ライン（２３）の間
に接続された第３インバータ（ＧＩ３）とを備える。第
９ＮＭＯＳトランジスタ（ＭＮ９）と、第２ＰＭＯＳト
ランジスタ（ＭＰ２）のゲートにはクロック入力ライン
（１１）からのクロック信号がそれぞれ入力される。第
２ＰＭＯＳトランジスタ（ＭＰ２）は、クロック信号が
ロー論理を有する場合にターンオンされ供給電圧源（Ｖ
ｃｃ）からの供給電圧をノード（Ｎ６）側に供給する。
これとは別に、第９ＮＭＯＳトランジスタ（ＭＮ９）は
クロック信号がハイ論理を有する場合にターンオンさ
れ、ノード（Ｎ１）上の論理信号をノード（Ｎ５）側に
伝送する。結果的に、ノード（Ｎ１）上の論理信号はク
ロック信号（ｃｌｋ）がハイ論理を維持する間に、ノー
ド（Ｎ６）に伝送される。さらに、第３インバータ（Ｇ
Ｉ３）はノード（Ｎ１）上の論理状態を反転させ、反転
した論理信号をバーストモード終了信号として出力ライ
ン（２３）に供給する。
ノード（Ｎ６）の間に接続された第９ＮＭＯＳトランジ
スタ（ＭＮ９）と、ノード（Ｎ６）及び供給電圧源（Ｖ
ｃｃ）の間に接続された第２ＰＭＯＳトランジスタ（Ｍ
Ｐ２）と、ノード（Ｎ６）及び出力ライン（２３）の間
に接続された第３インバータ（ＧＩ３）とを備える。第
９ＮＭＯＳトランジスタ（ＭＮ９）と、第２ＰＭＯＳト
ランジスタ（ＭＰ２）のゲートにはクロック入力ライン
（１１）からのクロック信号がそれぞれ入力される。第
２ＰＭＯＳトランジスタ（ＭＰ２）は、クロック信号が
ロー論理を有する場合にターンオンされ供給電圧源（Ｖ
ｃｃ）からの供給電圧をノード（Ｎ６）側に供給する。
これとは別に、第９ＮＭＯＳトランジスタ（ＭＮ９）は
クロック信号がハイ論理を有する場合にターンオンさ
れ、ノード（Ｎ１）上の論理信号をノード（Ｎ５）側に
伝送する。結果的に、ノード（Ｎ１）上の論理信号はク
ロック信号（ｃｌｋ）がハイ論理を維持する間に、ノー
ド（Ｎ６）に伝送される。さらに、第３インバータ（Ｇ
Ｉ３）はノード（Ｎ１）上の論理状態を反転させ、反転
した論理信号をバーストモード終了信号として出力ライ
ン（２３）に供給する。
【００２４】図３は、図１に示した第１ないし第３ビッ
トカウンタ（１２，１４，１６）の詳細回路図である。
図３において、ビットカウンタはノード（Ｎ７，Ｎ８）
の間に循環ループの形態で接続された二つのインバータ
（ＧＩ４，ＧＩ５）と、ＮＡＮＤゲート（ＧＡ２）から
のパルス信号の論理値によりインバータ循環ループ（Ｇ
Ｉ４，ＧＩ５）を開閉するためのＰＭＯＳ及びＮＭＯＳ
トランジスタ（ＭＰ５，ＭＮ１２）を備える。ＮＭＯＳ
およびＰＭＯＳトランジスタ（ＭＮ１２，ＭＰ５）はＮ
ＡＮＤゲート（ＧＡ２）からのパルス信号がロー論理を
維持する間、インバータ循環ループ（ＧＩ４，ＧＩ５）
を開通させる。
トカウンタ（１２，１４，１６）の詳細回路図である。
図３において、ビットカウンタはノード（Ｎ７，Ｎ８）
の間に循環ループの形態で接続された二つのインバータ
（ＧＩ４，ＧＩ５）と、ＮＡＮＤゲート（ＧＡ２）から
のパルス信号の論理値によりインバータ循環ループ（Ｇ
Ｉ４，ＧＩ５）を開閉するためのＰＭＯＳ及びＮＭＯＳ
トランジスタ（ＭＰ５，ＭＮ１２）を備える。ＮＭＯＳ
およびＰＭＯＳトランジスタ（ＭＮ１２，ＭＰ５）はＮ
ＡＮＤゲート（ＧＡ２）からのパルス信号がロー論理を
維持する間、インバータ循環ループ（ＧＩ４，ＧＩ５）
を開通させる。
【００２５】また、ビットカウンタはノード（Ｎ９，Ｎ
１０）の間に循環ループをなすよう接続された二つのイ
ンバータ（ＧＩ６，ＧＩ７）と、ノード（Ｎ１０）及び
出力ライン（２７）の間に接続されたインバータ（ＧＩ
８）を追加して備える。インバータ循環ループ（ＧＩ
６，ＧＩ７）は伝達トランジスタをなすＮＭＯＳ及びＰ
ＭＯＳトランジスタ（ＭＮ１３，ＭＰ６）により開閉さ
れる。伝達トランジスタ（ＭＮ１３，ＭＰ６）はＮＡＮ
Ｄゲート（ＧＡ２）からのパルス信号がロー論理を維持
する場合、インバータ循環ループ（ＧＩ６，ＧＩ７）を
開通させる。さらに、インバータ（ＧＩ８）はインバー
タ循環ループ（ＧＩ６，ＧＩ７）により記憶されるノー
ド（Ｎ１０）上の論理値（１又は、０）を反転させ、反
転した論理値を出力ライン（２７）を介して送り出す。
１０）の間に循環ループをなすよう接続された二つのイ
ンバータ（ＧＩ６，ＧＩ７）と、ノード（Ｎ１０）及び
出力ライン（２７）の間に接続されたインバータ（ＧＩ
８）を追加して備える。インバータ循環ループ（ＧＩ
６，ＧＩ７）は伝達トランジスタをなすＮＭＯＳ及びＰ
ＭＯＳトランジスタ（ＭＮ１３，ＭＰ６）により開閉さ
れる。伝達トランジスタ（ＭＮ１３，ＭＰ６）はＮＡＮ
Ｄゲート（ＧＡ２）からのパルス信号がロー論理を維持
する場合、インバータ循環ループ（ＧＩ６，ＧＩ７）を
開通させる。さらに、インバータ（ＧＩ８）はインバー
タ循環ループ（ＧＩ６，ＧＩ７）により記憶されるノー
ド（Ｎ１０）上の論理値（１又は、０）を反転させ、反
転した論理値を出力ライン（２７）を介して送り出す。
【００２６】さらに、ビットカウンタは出力ライン（２
７）及びノード（Ｎ７）を切換えるためのＮＭＯＳ及び
ＰＭＯＳトランジスタ（ＭＮ１０，ＭＰ３）と、ノード
（Ｎ８，Ｎ９）を切換えるためのＮＭＯＳ及びＰＭＯＳ
トランジスタ（ＭＮ１１，ＭＰ４）と、そして、ＮＡＮ
Ｄゲート（ＧＡ２）からのパルス信号を反転させるため
のインバータ（ＧＩ９）を追加して備える。ＮＭＯＳ及
びＰＭＯＳトランジスタ（ＭＮ１０，ＭＰ３）はＮＡＮ
Ｄゲート（ＧＡ２）の出力端子上のパルス信号が“１”
の論理値を有する場合、出力ライン（２７）上の論理値
をノード（Ｎ７）側に伝送する。これと同様に、ＮＭＯ
Ｓ及びＰＭＯＳトランジスタ（ＭＮ１１，ＭＰ４）もＮ
ＡＮＤゲート（ＧＡ２）の出力端子上のパルス信号が
“１”の論理値を有する場合、ノード（Ｎ８）上の論理
値をノード（Ｎ９）側に伝送する。ＮＡＮＤゲート（Ｇ
Ａ２）の出力端子上のパルス信号は、二つのＮＭＯＳト
ランジスタ（ＭＮ１０，ＭＮ１１）のゲート及び二つの
ＰＭＯＳトランジスタ（ＭＰ５，ＭＰ６）のゲートに共
通的に供給される。また、インバータ（ＧＩ９）の出力
信号も二つのＮＭＯＳトランジスタ（ＭＮ１２，ＭＮ１
３）のゲート及び二つのＰＭＯＳトランジスタ（ＭＰ
３，ＭＰ４）のゲートに共通的に供給される。
７）及びノード（Ｎ７）を切換えるためのＮＭＯＳ及び
ＰＭＯＳトランジスタ（ＭＮ１０，ＭＰ３）と、ノード
（Ｎ８，Ｎ９）を切換えるためのＮＭＯＳ及びＰＭＯＳ
トランジスタ（ＭＮ１１，ＭＰ４）と、そして、ＮＡＮ
Ｄゲート（ＧＡ２）からのパルス信号を反転させるため
のインバータ（ＧＩ９）を追加して備える。ＮＭＯＳ及
びＰＭＯＳトランジスタ（ＭＮ１０，ＭＰ３）はＮＡＮ
Ｄゲート（ＧＡ２）の出力端子上のパルス信号が“１”
の論理値を有する場合、出力ライン（２７）上の論理値
をノード（Ｎ７）側に伝送する。これと同様に、ＮＭＯ
Ｓ及びＰＭＯＳトランジスタ（ＭＮ１１，ＭＰ４）もＮ
ＡＮＤゲート（ＧＡ２）の出力端子上のパルス信号が
“１”の論理値を有する場合、ノード（Ｎ８）上の論理
値をノード（Ｎ９）側に伝送する。ＮＡＮＤゲート（Ｇ
Ａ２）の出力端子上のパルス信号は、二つのＮＭＯＳト
ランジスタ（ＭＮ１０，ＭＮ１１）のゲート及び二つの
ＰＭＯＳトランジスタ（ＭＰ５，ＭＰ６）のゲートに共
通的に供給される。また、インバータ（ＧＩ９）の出力
信号も二つのＮＭＯＳトランジスタ（ＭＮ１２，ＭＮ１
３）のゲート及び二つのＰＭＯＳトランジスタ（ＭＰ
３，ＭＰ４）のゲートに共通的に供給される。
【００２７】さらに、ビットカウンタはノード（Ｎ７）
及び供給電圧源（Ｖｃｃ）の間に接続されたＰＭＯＳト
ランジスタ（ＭＰ７）を追加して備える。ＰＭＯＳトラ
ンジスタ（ＭＰ７）はリセット入力ライン（１３）を介
し自分のゲート側に印加されるロー論理のリセット信号
によりノード（Ｎ７）上の論理信号がハイ論理を有する
よう初期化する機能を果す。また、ＮＡＮＤゲート（Ｇ
Ａ２）は入力ライン（２５）を経て印加される切換え制
御信号がハイ論理を有する場合にクロック入力ライン
（１１）からのクロック信号を反転させる機能を果た
す。入力ライン（２５）に供給される信号は第１ビット
カウンタ（１２）の場合には供給電圧源（Ｖｃｃ）から
の供給電圧、第２ビットカウンタの場合には第１ビット
カウンタ（１２）からの出力ノード（Ｎ２）からの第１
カウント信号、第３ビットカウンタ（１６）の場合には
第１インバータ（ＧＩ１）から出力される第１デコーデ
ィング信号である。
及び供給電圧源（Ｖｃｃ）の間に接続されたＰＭＯＳト
ランジスタ（ＭＰ７）を追加して備える。ＰＭＯＳトラ
ンジスタ（ＭＰ７）はリセット入力ライン（１３）を介
し自分のゲート側に印加されるロー論理のリセット信号
によりノード（Ｎ７）上の論理信号がハイ論理を有する
よう初期化する機能を果す。また、ＮＡＮＤゲート（Ｇ
Ａ２）は入力ライン（２５）を経て印加される切換え制
御信号がハイ論理を有する場合にクロック入力ライン
（１１）からのクロック信号を反転させる機能を果た
す。入力ライン（２５）に供給される信号は第１ビット
カウンタ（１２）の場合には供給電圧源（Ｖｃｃ）から
の供給電圧、第２ビットカウンタの場合には第１ビット
カウンタ（１２）からの出力ノード（Ｎ２）からの第１
カウント信号、第３ビットカウンタ（１６）の場合には
第１インバータ（ＧＩ１）から出力される第１デコーデ
ィング信号である。
【００２８】
【発明の効果】上述したように、本発明のバーストモー
ド終了検出装置はアドレス発生回数をカウントした値と
バーストの長さの値を比較してバーストモードの終了時
点を正確に検出することができる利点を有する。そし
て、本発明のバーストモード終了検出装置はバーストモ
ード終了時点を検出通報することにより、同期式ＤＲＡ
Ｍをして後続動作を迅速に行うことができる利点を有す
る。
ド終了検出装置はアドレス発生回数をカウントした値と
バーストの長さの値を比較してバーストモードの終了時
点を正確に検出することができる利点を有する。そし
て、本発明のバーストモード終了検出装置はバーストモ
ード終了時点を検出通報することにより、同期式ＤＲＡ
Ｍをして後続動作を迅速に行うことができる利点を有す
る。
【００２９】本発明の好ましい実施形態は例示の目的の
ため示されたものであり、当業者であれば添付の特許請
求範囲に示された本発明の思想と範囲を介し各種修正、
変更、代替及び付加が可能である。
ため示されたものであり、当業者であれば添付の特許請
求範囲に示された本発明の思想と範囲を介し各種修正、
変更、代替及び付加が可能である。
【図１】本発明の実施形態によるバーストモード終了検
出装置の回路図。
出装置の回路図。
【図２】図１に示した装置の各部分に対する出力波形
図。
図。
【図３】図１に示したビットカウンタ等を詳細に示す
図。
図。
１２〜１０…第１ないし第３ビットカウンタ １８…デコーディング回路 ２０…出力回路 ＧＡ１及びＧＡ２…ＮＡＮＤゲート ＧＯ１…ＮＯＲゲート ＧＩ１乃至ＧＩ９…インバータ ＭＮ１乃至ＭＮ１３…ＮＭＯＳトランジスタ ＭＰ１乃至ＭＰ７…ＰＭＯＳトランジスタ
Claims (5)
- 【請求項１】 外部からのバースト長さデータを、フリ
ーデコーディングしてデコーディングされた信号等を供
給する第１デコーディング手段と、 バーストモード指定の際、発生するリセット信号により
リセットされた後、クロック信号に応じてカウント値を
発生する複数のカウント手段と、 前記カウント手段からの出力をデコーディングするため
の第２デコーディング手段と、 前記第１デコーディング手段から出力される出力信号
と、前記第２デコーディング手段の出力を比較してバー
ストモードの終了時点を検出する比較手段とを備えたこ
とを特徴とするバーストモード終了検出装置。 - 【請求項２】 前記比較手段の出力信号を、前記クロッ
ク信号に同期させて出力させるための出力手段を追加し
て備えたことを特徴とする請求項１記載のバーストモー
ド終了検出装置。 - 【請求項３】 前記比較手段は、前記出力手段の入力端
子と接地電圧源の間に並列に接続され前記第１デコーデ
ィング手段及び第２デコーディング手段からの出力を、
ＮＡＮＤ演算するための少なくとも二つ以上のトランジ
スタ直列回路等を備えたことを特徴とする請求項２記載
のバーストモード終了検出装置。 - 【請求項４】 前記リセット信号に応じてバーストモー
ドの指定の際に、前記出力手段の入力端子上の論理状態
を初期化するための初期化手段を追加して備えたことを
特徴とする請求項２又は３記載のバーストモード終了検
出装置。 - 【請求項５】 前記初期化手段が、ＭＯＳトランジスタ
を含むことを特徴とする請求項４記載のバーストモード
終了検出装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-11884 | 1995-05-15 | ||
| KR1019950011884A KR100197646B1 (ko) | 1995-05-15 | 1995-05-15 | 버스트 모드 종료 검출장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH097366A true JPH097366A (ja) | 1997-01-10 |
| JP2786423B2 JP2786423B2 (ja) | 1998-08-13 |
Family
ID=19414428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8120368A Expired - Fee Related JP2786423B2 (ja) | 1995-05-15 | 1996-05-15 | バーストモード終了検出装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5925113A (ja) |
| JP (1) | JP2786423B2 (ja) |
| KR (1) | KR100197646B1 (ja) |
| DE (1) | DE19619497A1 (ja) |
| GB (1) | GB2300940B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023163188A (ja) * | 2022-04-28 | 2023-11-10 | 華邦電子股▲ふん▼有限公司 | 擬似ｓｒａｍおよびその読み出し方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080301391A1 (en) * | 2007-06-01 | 2008-12-04 | Jong-Hoon Oh | Method and apparatus for modifying a burst length for semiconductor memory |
| KR101008988B1 (ko) * | 2008-12-05 | 2011-01-17 | 주식회사 하이닉스반도체 | 버스트종료 제어회로 및 이를 이용한 반도체 메모리 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745069A (ja) * | 1993-07-29 | 1995-02-14 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1078916A (en) * | 1964-10-15 | 1967-08-09 | Automatic Telephone & Elect | Improvements in or relating to pulse generating devices |
| US4275440A (en) * | 1978-10-02 | 1981-06-23 | International Business Machines Corporation | I/O Interrupt sequencing for real time and burst mode devices |
| US4458357A (en) * | 1981-08-17 | 1984-07-03 | Basic Four Corporation | Circuit board identity generator |
| US4713788A (en) * | 1983-09-08 | 1987-12-15 | Takeda Riken Kogyo Kabushikikaisha | Burst signal generator |
| US5497377A (en) * | 1993-03-31 | 1996-03-05 | Mitsubishi Denki Kabushiki Kaisha | Communication system and method of detecting transmission faults therein |
| DE4401247C2 (de) * | 1994-01-18 | 1998-10-08 | Bosch Gmbh Robert | Wärmeübertrager |
| JPH08115593A (ja) * | 1994-10-14 | 1996-05-07 | Hitachi Ltd | 半導体記憶装置、及びデータ処理装置 |
| US5675549A (en) * | 1994-12-23 | 1997-10-07 | Micron Technology, Inc. | Burst EDO memory device address counter |
| US5649125A (en) * | 1995-10-30 | 1997-07-15 | Motorola, Inc. | Method and apparatus for address extension across a multiplexed communication bus |
-
1995
- 1995-05-15 KR KR1019950011884A patent/KR100197646B1/ko active IP Right Grant
-
1996
- 1996-05-14 DE DE19619497A patent/DE19619497A1/de not_active Ceased
- 1996-05-14 US US08/645,674 patent/US5925113A/en not_active Expired - Lifetime
- 1996-05-15 GB GB9610196A patent/GB2300940B/en not_active Expired - Fee Related
- 1996-05-15 JP JP8120368A patent/JP2786423B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745069A (ja) * | 1993-07-29 | 1995-02-14 | Hitachi Ltd | 半導体記憶装置 |
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|---|---|---|---|---|
| JP2023163188A (ja) * | 2022-04-28 | 2023-11-10 | 華邦電子股▲ふん▼有限公司 | 擬似ｓｒａｍおよびその読み出し方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5925113A (en) | 1999-07-20 |
| GB2300940B (en) | 1999-05-05 |
| KR100197646B1 (ko) | 1999-06-15 |
| GB9610196D0 (en) | 1996-07-24 |
| KR960042390A (ko) | 1996-12-21 |
| GB2300940A (en) | 1996-11-20 |
| JP2786423B2 (ja) | 1998-08-13 |
| DE19619497A1 (de) | 1996-11-21 |
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