JPH097366A - バーストモード終了検出装置 - Google Patents
バーストモード終了検出装置Info
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- JPH097366A JPH097366A JP8120368A JP12036896A JPH097366A JP H097366 A JPH097366 A JP H097366A JP 8120368 A JP8120368 A JP 8120368A JP 12036896 A JP12036896 A JP 12036896A JP H097366 A JPH097366 A JP H097366A
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- Computer Hardware Design (AREA)
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- Memory System (AREA)
- Static Random-Access Memory (AREA)
Abstract
ス動作の終了時点を正確に検出し同期式DRAMをして
後続措置を適時に行わせることができる同期式DRAM
のバーストモード終了検出装置を提供すること。 【解決手段】 外部からのバースト長さデータをフリー
デコーディングしデコーディングされた信号等を供給す
る第1デコーディング手段と、バーストモード指定の
際、発生するリセット信号によりリセットされた後、ク
ロック信号に応じてカウント値を発生する複数のカウン
ト手段と、カウント手段からの出力をデコーディングす
るための第2デコーディング手段と、第1デコーディン
グ手段から出力する出力信号と第2デコーディング手段
の出力を比較してバーストモードの終了時点を検出する
比較手段を備えたことを特徴とする。
Description
クランダムアクセスメモリ(Synchronous
Dynamic Random Access Mem
ory、以下“同期式DRAM”という)に用いられる
バーストモード制御回路に関し、特にバーストモードの
終了を自動的に検出することができるバーストモード終
了検出装置に関する。
はデータのアクセスタイム(Access Time)
を向上させるためバーストモード(burst mod
e)で動作する。
定した所定のメモリセルに順次記録(write−i
n)され、所定のセルに貯蔵されたデータが連続的に読
み取られる(read−out)動作が行われる。バー
ストモードではデータが特定長さのバーストに記録又
は、読み取られる。
われるよう開始アドレス及び連続的にアクセスされる貯
蔵領域の数に対する情報(即ち、バースト長さ)が入力
される。また、同期式DRAMには開始アドレスから一
つずつ増加するバースト長さに該当する数だけ順次アド
レスを発生して指定されたメモリセル等が順次アクセス
される。
DRAMは新しいバーストモードに対する命令を入力す
るための待機モードに自動転換され、併せてローアドレ
スストローブ(Row Address Strob
e、以下“RAS”という)信号の入力ラインをプリー
チャージ(Precharge)しなければならない。
さらに、アドレスカウンタ動作、記録又は、読取り動作
を中止させなければならない。このため、同期式DRA
Mはバーストアクセスの終了時点を正確に検出すること
ができる装置を必要とする。
はバーストモードの終了時点を正確に検出することがで
きるバーストモード終了検出装置を提供することにあ
る。
め、本発明のバーストモード終了検出装置は外部からの
バースト長さデータをフリーデコーディングしてデコー
ディングされた信号等を供給する第1デコーディング手
段と、バーストモード指定の際、発生するリセット信号
によりリセットされた後、クロック信号に応じてカウン
ト値を発生する複数のカウント手段と、このカウント手
段からの出力をデコーディングするための第2デコーデ
ィング手段と、第1デコーディング手段から出力する出
力信号と、第2デコーディング手段の出力を比較してバ
ーストモードの終了時点を検出する比較手段とを備える
ことを特徴とする。
本発明の特徴及び利点は、添付図面と関連した次の詳細
な説明を介し一層明らかになる。
乃至図3を参照して詳細に説明する。
rst Length)とモードレジストに記憶された
バースト長さを比較してその結果が同様であると、バー
スト動作を中止させる信号を出力する本発明の一実施形
態によるバーストモード終了検出装置を現した回路図で
あり、クロック信号入力ライン(11)からのクロック
信号(clk)及びリセット信号入力ライン(13)か
らのリセット信号(rset)を共通に入力する第1乃
至第3ビットカウンタ(12,14,16)と、第1乃
至第3ビットカウンタ(12,14,16)の出力ノー
ド(N2,N3,N4)からのカウント信号を入力して
デコーディングするデコーディング回路(18)と、ノ
ード(N1)及び基底電圧源(Vss)の間に並列に接
続した四つのNMOSトランジスタ直列回路(MN1,
MN2;MN3,MN4;MN5,MN6;MN7,M
N8)と、供給電圧源(Vcc)とノード(N1)の間
に接続されゲートがリセット信号入力ライン(13)に
連結された第1PMOSトランジスタ(MP1)と、供
給電圧源(Vcc)とノード(N1)の間に連結されノ
ード(N1)上の論理信号をクロック信号に同期させ出
力ライン(23)側に伝送するための出力回路(20)
とを含む。
電圧源(Vcc)が連結され、トランジスタ(MN2)
のゲートにはバースト長さが1に該当する情報の第1フ
リーデコーディング信号が供給されるライン(15)が
連結され、トランジスタ(MN3)のゲートにはノード
(N2)が連結され、トランジスタ(MN4)のゲート
にはバースト長さが2に該当する第2フリーデコーディ
ング信号が供給されるライン(17)が連結され、トラ
ンジスタ(MN5)のゲートにはデコーディング回路
(18)出力端が連結され、トランジスタ(MN6)の
ゲートにはバースト長さが4に該当する第3フリーデコ
ーディング信号が供給されるライン(19)が連結さ
れ、トランジスタ(MN7)のゲートにはデコーディン
グ回路(18)の他の出力端が連結され、トランジスタ
(MN8)のゲートにはバースト長さが8に該当される
情報の第4フリーデコーディング信号が供給されるライ
ン(21)が連結される。
モード終了検出装置の動作を図2のタイミング図を参照
して説明する。
で新しいバースト命令が入力されるとリセット信号が発
生し、このリセット信号により全てのビットカウンタ
(12,14,16)からの出力信号等がロー状態に変
って初期化される。併せて、バースト状態をカラム制御
回路(図示省略)に知らせるバーストモード制御信号が
ハイ状態に選択されながらバースト動作(リード又は、
ライト)が始まる。
2)は供給電圧源(Vcc)から電圧が印加される間、
カウント動作を行う。カウント動作の際、第1ビットカ
ウンタ(12)はクロック入力ライン(11)からのク
ロック信号(clk)が、ハイ論理からロー論理に変る
たびに出力ノード(N2)上の論理を反転させカウント
信号(cnt1)を発生する。
トカウンタ(12)の出力ノード(N2)からハイ論理
のカウント信号が印加される間にカウント動作を行う。
即ち、第2ビットカウンタ(14)は第1ビットカウン
タ(12)の出力信号がハイ論理を維持し、クロック入
力ライン(11)上のクロック信号がハイ論理からロー
論理に変るたびに出力ノード(N3)上の論理を反転さ
せ第2カウント信号(cnt2)を発生する。
第2ビットカウンタ(12,14)の出力ノード(N
2,N3)からのカウント信号をNAND演算するNA
NDゲート(GA1)及び、NANDゲート(GA1)
の出力信号を反転させる第1インバータ(GI1)を備
える。NANDゲート(GA1)の出力は第1及び第2
ビットカウンタ(12,14)の出力信号が全てハイ論
理を有する場合にロー論理を有する。これにより、第1
インバータ(GI1)は第1及び第2ビットカウンタ
(12,14)の出力信号が全てハイ論理を有する場合
にハイ論理を有する第1デコーディング信号を発生す
る。また、デコーディング回路(18)は第3ビットカ
ウンタ(16)の出力ノード(N4)から第3カウント
信号を反転させる第2インバータ(GI2)と、第2イ
ンバータ(GI2)の出力信号及びNANDゲート(G
A1)の出力信号をNOR演算するNORゲート(GO
1)をさらに備える。NORゲート(GO1)はNAN
Dゲート(GA1)及び第2インバータ(GI2)の出
力信号等が全てロー論理を有する場合にハイ論理を有す
る第2デコーディング信号を発生する。
バータ(GI1)からハイ論理の第1デコーディング信
号が印加される間に、カウント動作を行う。即ち、第3
ビットカウンタ(16)は第1インバータ(GI1)の
出力信号がハイ論理を維持し、クロック入力ライン(1
1)上のクロック信号がハイ論理からロー論理に変るた
びに自分の出力ノード(N4)上の論理を反転させ第3
カウント信号(cnt3)を発生する。
の間に並列に接続された4個のNMOSトランジスタ直
列回路(MN1乃至MN8)で、二つのNMOSトラン
ジスタ(MN1,MN2)はバーストアクセス長さが
“1”であるかを検出する比較器の機能を果す。第1N
MOSトランジスタ(MN1)は、供給電圧源(Vc
c)から自分のゲートに印加される供給電圧(Vcc)
により常にターンオン(Turn−On)されノード
(N1)を第2NMOSトランジスタ(MN2)に接続
させる。また、第2NMOSトランジスタ(MN2)
は、第1入力ライン(15)から自分のゲート側に印加
される第1フリーデコーディング信号がハイ論理を有す
る場合、ターンオンされノード(N1)を接地電圧源
(Vss)に接続させバーストモードの終了を表わすロ
ー論理の信号をノード(N1)上に発生させる。第1フ
リーデコーディング信号は、バースト長さが“1”の値
を有する場合にバースト長さデコーディング回路(図示
省略)により発生する。バースト長さ情報はモードレジ
スタ(図示省略)のプログラムにより発生するが、その
情報が載せられたラインが選択されると、選択されたラ
インは常に“ハイ(Vcc電位)”を維持し、それ以外
のライン等は“ロー(Vss電位)”を維持するように
なる。
N3,MN4)はバーストアクセス長さが“2”である
かを検出する比較器の機能を果す。第3NMOSトラン
ジスタ(MN3)は、第1ビットカウンタ(12)の出
力ノード(N2)から自分のゲートに印加される第1カ
ウント信号がハイ論理を有する場合にターンオンされ、
ノード(N1)を第4NMOSトランジスタ(MN4)
に接続させる。また、第4NMOSトランジスタ(MN
4)は、第2入力ライン(17)から自分のゲート側に
印加される第2フリーデコーディング信号がハイ論理を
有する場合ターンオンされ、ノード(N1)を接地電圧
源(Vss)に接続させバーストモードの終了を表わす
ロー論理の論理信号をノード(N1)上に発生させる。
第2フリーデコーディング信号は、バースト長さが
“2”の値を有する場合にバースト長さデコーディング
回路により発生する。
N6)は、バーストアクセス長さが“4”であるかを検
出する比較器の機能を果す。第5NMOSトランジスタ
(MN5)は、デコーディング回路(18)の第1イン
バータ(GI1)から自分のゲートに印加される第1デ
コーディング信号がハイ論理を有する場合にターンオン
されノード(N1)を第6NMOSトランジスタ(MN
6)に接続させる。さらに、第6NMOSトランジスタ
(MN6)は、第3入力ライン(19)から自分のゲー
ト側に印加される第3フリーデコーディング信号がハイ
論理を有する場合ターンオンされ、ノード(N1)を接
地電圧源(Vss)に接続させバーストモードの終了を
表わすロー論理の論理信号をノード(N1)上に発生さ
せる。第3フリーデコーディング信号は、バースト長さ
が“4”の値を有する場合にバースト長さデコーディン
グ回路により発生する。
N8)は、バーストアクセス長さが“8”であるかを検
出する比較器の機能を果す。これのため、第7NMOS
トランジスタ(MN7)は、NORゲート(GO1)か
ら自分のゲートに印加される第2デコーディング信号が
ハイ論理を有する場合にターンオンされ、ノード(N
1)を第8NMOSトランジスタ(MN8)と接続させ
る。また、第8NMOSトランジスタ(MN8)は、第
4入力ライン(21)から自分のゲート側に印加される
第4フリーデコーディング信号がハイ論理を有する場合
ターンオンされ、ノード(N1)を接地電圧源(Vs
s)に接続させてバーストモードの終了を表わすロー論
理の論理信号をノード(N1)上に発生させる。第4フ
リーデコーディング信号は、バースト長さが“8”の値
を有する場合にバースト長さデコーディング回路により
発生する。
は供給電圧源(Vcc)及びノード(N1)の間に接続
された第1PMOSトランジスタ(MP1)と、ノード
(N1)上の論理信号をクロック信号に同期させ出力ラ
イン(23)側に伝送するための出力回路(20)を追
加して備える。第1PMOSトランジスタ(MP1)の
ゲートにはリセット入力ライン(13)からリセット信
号(rset)が入力される。第1PMOSトランジス
タ(MP1)はリセット信号のロー論理のパルス期間の
間ターンオンされ、供給電圧源(Vcc)からの供給電
圧(Vcc)をノード(N1)側に供給する。すると、
ノード(N1)は第1PMOSトランジスタ(MP1)
を経て供給される電位により充電され、4個のNMOS
トランジスタ直列回路のうち、いずれか一つにより接地
電圧源(Vss)と接続する時までハイ論理の論理信号
を維持することになる。
ノード(N6)の間に接続された第9NMOSトランジ
スタ(MN9)と、ノード(N6)及び供給電圧源(V
cc)の間に接続された第2PMOSトランジスタ(M
P2)と、ノード(N6)及び出力ライン(23)の間
に接続された第3インバータ(GI3)とを備える。第
9NMOSトランジスタ(MN9)と、第2PMOSト
ランジスタ(MP2)のゲートにはクロック入力ライン
(11)からのクロック信号がそれぞれ入力される。第
2PMOSトランジスタ(MP2)は、クロック信号が
ロー論理を有する場合にターンオンされ供給電圧源(V
cc)からの供給電圧をノード(N6)側に供給する。
これとは別に、第9NMOSトランジスタ(MN9)は
クロック信号がハイ論理を有する場合にターンオンさ
れ、ノード(N1)上の論理信号をノード(N5)側に
伝送する。結果的に、ノード(N1)上の論理信号はク
ロック信号(clk)がハイ論理を維持する間に、ノー
ド(N6)に伝送される。さらに、第3インバータ(G
I3)はノード(N1)上の論理状態を反転させ、反転
した論理信号をバーストモード終了信号として出力ライ
ン(23)に供給する。
トカウンタ(12,14,16)の詳細回路図である。
図3において、ビットカウンタはノード(N7,N8)
の間に循環ループの形態で接続された二つのインバータ
(GI4,GI5)と、NANDゲート(GA2)から
のパルス信号の論理値によりインバータ循環ループ(G
I4,GI5)を開閉するためのPMOS及びNMOS
トランジスタ(MP5,MN12)を備える。NMOS
およびPMOSトランジスタ(MN12,MP5)はN
ANDゲート(GA2)からのパルス信号がロー論理を
維持する間、インバータ循環ループ(GI4,GI5)
を開通させる。
10)の間に循環ループをなすよう接続された二つのイ
ンバータ(GI6,GI7)と、ノード(N10)及び
出力ライン(27)の間に接続されたインバータ(GI
8)を追加して備える。インバータ循環ループ(GI
6,GI7)は伝達トランジスタをなすNMOS及びP
MOSトランジスタ(MN13,MP6)により開閉さ
れる。伝達トランジスタ(MN13,MP6)はNAN
Dゲート(GA2)からのパルス信号がロー論理を維持
する場合、インバータ循環ループ(GI6,GI7)を
開通させる。さらに、インバータ(GI8)はインバー
タ循環ループ(GI6,GI7)により記憶されるノー
ド(N10)上の論理値(1又は、0)を反転させ、反
転した論理値を出力ライン(27)を介して送り出す。
7)及びノード(N7)を切換えるためのNMOS及び
PMOSトランジスタ(MN10,MP3)と、ノード
(N8,N9)を切換えるためのNMOS及びPMOS
トランジスタ(MN11,MP4)と、そして、NAN
Dゲート(GA2)からのパルス信号を反転させるため
のインバータ(GI9)を追加して備える。NMOS及
びPMOSトランジスタ(MN10,MP3)はNAN
Dゲート(GA2)の出力端子上のパルス信号が“1”
の論理値を有する場合、出力ライン(27)上の論理値
をノード(N7)側に伝送する。これと同様に、NMO
S及びPMOSトランジスタ(MN11,MP4)もN
ANDゲート(GA2)の出力端子上のパルス信号が
“1”の論理値を有する場合、ノード(N8)上の論理
値をノード(N9)側に伝送する。NANDゲート(G
A2)の出力端子上のパルス信号は、二つのNMOSト
ランジスタ(MN10,MN11)のゲート及び二つの
PMOSトランジスタ(MP5,MP6)のゲートに共
通的に供給される。また、インバータ(GI9)の出力
信号も二つのNMOSトランジスタ(MN12,MN1
3)のゲート及び二つのPMOSトランジスタ(MP
3,MP4)のゲートに共通的に供給される。
及び供給電圧源(Vcc)の間に接続されたPMOSト
ランジスタ(MP7)を追加して備える。PMOSトラ
ンジスタ(MP7)はリセット入力ライン(13)を介
し自分のゲート側に印加されるロー論理のリセット信号
によりノード(N7)上の論理信号がハイ論理を有する
よう初期化する機能を果す。また、NANDゲート(G
A2)は入力ライン(25)を経て印加される切換え制
御信号がハイ論理を有する場合にクロック入力ライン
(11)からのクロック信号を反転させる機能を果た
す。入力ライン(25)に供給される信号は第1ビット
カウンタ(12)の場合には供給電圧源(Vcc)から
の供給電圧、第2ビットカウンタの場合には第1ビット
カウンタ(12)からの出力ノード(N2)からの第1
カウント信号、第3ビットカウンタ(16)の場合には
第1インバータ(GI1)から出力される第1デコーデ
ィング信号である。
ド終了検出装置はアドレス発生回数をカウントした値と
バーストの長さの値を比較してバーストモードの終了時
点を正確に検出することができる利点を有する。そし
て、本発明のバーストモード終了検出装置はバーストモ
ード終了時点を検出通報することにより、同期式DRA
Mをして後続動作を迅速に行うことができる利点を有す
る。
ため示されたものであり、当業者であれば添付の特許請
求範囲に示された本発明の思想と範囲を介し各種修正、
変更、代替及び付加が可能である。
出装置の回路図。
図。
図。
Claims (5)
- 【請求項1】 外部からのバースト長さデータを、フリ
ーデコーディングしてデコーディングされた信号等を供
給する第1デコーディング手段と、 バーストモード指定の際、発生するリセット信号により
リセットされた後、クロック信号に応じてカウント値を
発生する複数のカウント手段と、 前記カウント手段からの出力をデコーディングするため
の第2デコーディング手段と、 前記第1デコーディング手段から出力される出力信号
と、前記第2デコーディング手段の出力を比較してバー
ストモードの終了時点を検出する比較手段とを備えたこ
とを特徴とするバーストモード終了検出装置。 - 【請求項2】 前記比較手段の出力信号を、前記クロッ
ク信号に同期させて出力させるための出力手段を追加し
て備えたことを特徴とする請求項1記載のバーストモー
ド終了検出装置。 - 【請求項3】 前記比較手段は、前記出力手段の入力端
子と接地電圧源の間に並列に接続され前記第1デコーデ
ィング手段及び第2デコーディング手段からの出力を、
NAND演算するための少なくとも二つ以上のトランジ
スタ直列回路等を備えたことを特徴とする請求項2記載
のバーストモード終了検出装置。 - 【請求項4】 前記リセット信号に応じてバーストモー
ドの指定の際に、前記出力手段の入力端子上の論理状態
を初期化するための初期化手段を追加して備えたことを
特徴とする請求項2又は3記載のバーストモード終了検
出装置。 - 【請求項5】 前記初期化手段が、MOSトランジスタ
を含むことを特徴とする請求項4記載のバーストモード
終了検出装置。
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