DE19619497A1

DE19619497A1 - Impulsmodusendeerkennungseinheit

Info

Publication number: DE19619497A1
Application number: DE19619497A
Authority: DE
Inventors: Jong Hoon Oh
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1995-05-15
Filing date: 1996-05-14
Publication date: 1996-11-21
Also published as: GB2300940B; KR100197646B1; JPH097366A; US5925113A; KR960042390A; JP2786423B2; GB2300940A; GB9610196D0

Description

Hintergrund der Erfindung Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf eine Im pulsmodussteuerschaltung für einen synchronen, dynamischen Speicher mit wahlfreiem Zugriff (nachfolgend als synchroner DRAM bezeichnet) und insbesondere auf eine Impulsmodusendeer kennungseinheit zur genauen Erkennung der Endezeit eines Im pulsmodusses.

Beschreibung des Standes der Technik

Neuerdings wurde ein synchroner DRAM in einem Impulsmodus be trieben, um die Datenzugriffszeit zu erweitern.

Im Impulsmodus werden Daten sequentiell in Speicherzellen im synchronen DRAM geschrieben, die extern bezeichnet werden. Die gespeicherten Daten werden ebenfalls nacheinander von den bezeichneten Speicherzellen ausgelesen. Zu dieser Zeit werden die Daten geschrieben oder gelesen auf der Basis von Impulsen einer festgelegten Länge.

Mit anderen Worten, im Impulsmodus empfängt der synchrone DRAM eine Startadresse und eine Information (das ist die Im pulslänge) bezüglich der Zahl der Speicherorte, auf die nach einander zugegriffen werden soll. Es werden ebenfalls Adres sen erzeugt, die sequentiell um eins von einer Startadresse aus erhöht werden, um sequentiell auf die entsprechenden Speicherzellen im synchronen DRAM zuzugreifen. Zu dieser Zeit ist die Zahl der erzeugten Adressen durch die Impulslänge festgelegt.

In dem Moment, in dem der Impulsmodus beendet wird, muß der synchrone DRAM automatisch auf eine Bereitschaftsstellung um geschaltet werden, um einen Befehl bezüglich eines neuen Im pulsmodusses zu empfangen. Es muß auch eine Leitung zur Einga be eines Reihenadressentaktpulssignals RAS vorgeladen werden. Weiterhin müssen die Adressenzählung und die Schreib- und Le seoperationen gestoppt werden. Zu diesem Zweck benötigt der synchrone DRAM eine Vorrichtung, die die Endezeit des Impuls modusses genau erkennen kann.

Zusammenfassung der Erfindung

Die vorliegende Erfindung wurde daher im Hinblick auf obiges Problem vorgenommen und eine Aufgabe der vorliegenden Erfin dung besteht darin, eine Impulsmodusendeerkennungseinheit für die genaue Erkennung der Endezeit des Impulsmodusses zu schaf fen.

Gemäß der vorliegenden Erfindung kann die obige und andere Aufgaben gelöst werden durch die Bereitstellung einer Impuls modusendeerkennungseinheit, die eine erste Dekodiervorrich tung für das Vordekodieren der externen Impulslängendaten; eine Vielzahl von Zählvorrichtungen, die in Erwiderung auf ein Rücksetzsignal rückgesetzt werden, um verschiedene Zäh lungen in Erwiderung auf ein Taktsignal in einer solchen Weise zu erzeugen, daß die Zähler sequentiell um eines erhöht werden, wobei das Rücksetzsignal erzeugt wird, wenn ein Im pulsmodus bestimmt wird; eine zweite Dekodiervorrichtung zur Dekodierung von Ausgangssignalen der Zählvorrichtungen; und eine Vergleichsvorrichtung zum Vergleich eines Ausgangssi gnals von der ersten Dekodiervorrichtung mit einem Ausgangs signal von der zweiten Dekodiervorrichtung und zur Erkennung einer Endezeit des Impulsmodusses in Übereinstimmung mit dem Vergleichsergebnis, umfaßt.

Kurze Beschreibung der Zeichnungen

Die obige und andere Aufgaben, Merkmale und Vorteile der vor liegenden Erfindung werden anhand der folgenden detaillierten Beschreibung besser verständlich, wenn sie in Verbindung mit den begleitenden Zeichnungen gesehen wird, in denen

Fig. 1 ein Schaltungsdiagramm einer Impulsmodusendeer kennungseinheit gemäß einer Ausführungsform der vorliegenden Erfindung ist;

Fig. 2 ein Zeitdiagramm ist, das den Betrieb der Impuls modusendeerkennungseinheit gemäß der Ausführungsform der vor liegenden Erfindung zeigt; und

Fig. 3 ein detailliertes Schaltungsdiagramm eines Bit zählers der Fig. 1 ist.

Genaue Beschreibung der bevorzugten Ausführungsformen

Betrachtet man Fig. 1, so ist dort ein Schaltungsdiagramm ei ner Impulsmodusendeerkennungseinheit gemäß einer Ausführungs form der vorliegenden Erfindung gezeigt. Gemäß der bevorzug ten Ausführungsform der vorliegenden Erfindung ist die Im pulsmodusendeerkennungseinheit vorgesehen, um die aktuelle Impulslänge mit einer Impulslänge, die in einem Modusregister gespeichert ist, zu vergleichen und ein Impulsmodusstopsignal zu erzeugen, wenn diese beim Vergleich dieselben sind. Zu diesem Zweck umfaßt die Impulsmodusendeerkennungseinheit, wie das in Fig. 1 gezeigt ist, erste bis dritte Bitzähler 12, 14 und 16 zur gemeinsamen Eingabe eines Taktsignals clk von der Taktsignaleingabeleitung 11 und eines Rücksetzsignals rset von der Rücksetzsignaleingabeleitung 13, eine Dekodierschal tung 18 für die Dekodierung erster bis dritter Zählsignale cnt1-cnt3 an den Ausgangsknoten N2, N3 und N4 der ersten bis dritten Bitzähler 12, 14 und 16, und vier NMOS-Transistorse rienschaltungen, die parallel zwischen einen Knoten N1 und eine Erdspannungsquelle Vss geschaltet sind. Die erste NMOS- Transistorserienschaltung ist mit ersten und zweiten NMOS- Transistoren MN1 und MN2 versehen, die in Serie zwischen dem Knoten N1 und der Erdspannungsquelle Vss geschaltet sind. Der Gateanschluß des ersten NMOS-Transistors MN1 ist mit einer Versorgungsspannungsquelle Vcc verbunden und der Gateanschluß des zweiten NMOS-Transistors MN2 ist mit einer ersten Einga beleitung 15 für die Eingabe eines ersten vordekodierten Si gnals, das anzeigt, daß die Impulslänge 1 ist, verbunden. Die zweite NMOS-Transistorserienschaltung ist mit dritten und vierten NMOS-Transistoren MN3 und MN4 versehen, die in Serie zwischen dem Knoten N1 und der Erdspannungsquelle Vss ge schaltet sind. Der Gateanschluß des dritten NMOS-Transistors MN3 ist mit dem Knoten N2 verbunden und der Gateanschluß des vierten NMOS-Transistors MN4 ist mit einer zweiten Eingabe leitung 17 zur Eingabe eines zweiten vordekodierten Signals, das anzeigt, daß die Impulslänge 2 beträgt, verbunden. Die dritte NMOS-Transistorserienschaltung ist mit fünften und sechsten NMOS-Transistoren MN5 und MN6 versehen, die in Serie zwischen dem Knoten N1 und der Erdspannungsquelle Vss ge schaltet sind. Der Gateanschluß des fünften NMOS-Transistors MN5 ist mit einem ersten Ausgangsanschluß der Dekodierschal tung 18 verbunden und der Gateanschluß des sechsten NMOS- Transistors MN6 ist mit einer dritten Eingabeleitung 19 zur Eingabe eines dritten vordekodierten Signals, das anzeigt, daß die Impulslänge 4 beträgt, verbunden. Die vierte NMOS- Transistorserienschaltung ist mit siebten und achten NMOS- Transistoren MN7 und MN8 versehen, die in Serie zwischen dem Knoten N1 und der Erdspannungsquelle Vss geschaltet sind. Der Gateanschluß des siebten NMOS-Transistors MN7 ist mit einem zweiten Ausgangsanschluß der Dekodierschaltung 18 verbunden und der Gateanschluß des achten NMOS-Transistors MN8 ist mit einer vierten Eingabeleitung 21 zur Eingabe eines vierten vordekodierten Signals, das anzeigt, daß die Impulslänge 8 beträgt, verbunden.

Die Impulsmodusendeerkennungseinheit umfaßt ferner einen er sten PMOS-Transistor MP1, der zwischen der Versorgungsspan nungsquelle Vcc und dem Knoten N1 geschaltet ist. Der Gatean schluß des ersten PMOS-Transistors MP1 ist mit der Rücksetz signaleingabeleitung 13 verbunden.

Die Impulsmodusendeerkennungseinheit umfaßt ferner eine Aus gangsschaltung 20, die zwischen der Versorgungsspannungs quelle Vcc und dem Knoten N1 geschaltet ist. Die Ausgangs schaltung 20 dient zur Übertragung eines logischen Signals am Knoten N1 an eine Ausgangsleitung 23 synchron mit dem Takt signal clk von der Taktsignaleingabeleitung 11.

Der Betrieb der Impulsmodusendeerkennungseinheit mit der oben erwähnten Konstruktion gemäß einer Ausführungsform der vor liegenden Erfindung wird nachfolgend detailliert unter Bezug nahme auf Fig. 2 beschrieben.

Fig. 2 ist ein Zeitdiagramm, das den Betrieb der Impulsmo dusendeerkennungseinheit gemäß einer Ausführungsform der vor liegenden Erfindung zeigt. Das Rücksetzsignal rset wird an der Rücksetzsignaleingabeleitung 13 erzeugt, wenn ein neuer Impulsbefehl an einem ersten Taktzyklus des Taktsignals clk von der Taktsignaleingabeleitung 11 angelegt wird. Zu dieser Zeit werden die Ausgangssignale der ersten bis dritten Bit zähler 12, 14 und 16 in Erwiderung auf das Rücksetzsignal rset von der Rücksetzsignaleingabeleitung 13 auf einen nied rigen logischen Pegel initialisiert. Weiterhin geht ein Im pulsmodussteuersignal auf einen logisch hohen Pegel, um einer (nicht gezeigten) Spaltensteuereinheit den Impulsstatus anzu zeigen. Als Ergebnis wird der Impulsmodus (Lesen oder Schrei ben) gestartet.

Der erste Bitzähler 12 führt seine Zähloperation durch, wäh rend die Versorgungsspannung Vcc von der Versorgungsspan nungsquelle Vcc angelegt wird. Während er die Zähloperation ausführt, invertiert der erste Bitzähler 12 ein logisches Signal am Ausgangsknoten N2, um das erste Zählsignal cnt1 zu erzeugen, immer wenn das Taktsignal clk von der Taktsignal eingabeleitung 11 von einem logisch hohen auf einen logisch niedrigen Pegel geht.

Der zweite Bitzähler 14 führt seine Zähloperation aus, wäh rend sich das erste Zählsignal cnt1 am Ausgangsknoten N2 des ersten Bitzähler 12 in einem logisch hohen Zustand befindet. Während er die Zähloperation durchführt, invertiert der zwei te Bitzähler 14 ein logische Signal am Ausgangsknoten N3, um das zweite Zählsignal cnt2 zu erzeugen, immer wenn das Takt signal clk von der Taktsignaleingabeleitung 11 von einem lo gisch hohen Zustand auf einen logisch niedrigen Zustand über geht, unter der Bedingung, daß das erste Zählsignal cnt1 am Ausgangsknoten N2 des ersten Bitzählers 12 sich im logisch hohen Zustand befindet.

Die Dekodierschaltung 18 umfaßt ein NAND-Gatter GA1 zur NAND- Verknüpfung der ersten und zweiten Zählsignale cnt1 und cnt2 an den Ausgangsknoten N2 und N3 der ersten und zweiten Bit zähler 12 und 14, und einen ersten Inverter GI1 zur Invertie rung eines Ausgangssignals vom NAND-Gatter GA1. Das Ausgangs signal vom NAND-Gatter GA1 befindet sich auf einem logisch niedrigen Pegel, wenn die Ausgangssignale von den ersten und zweiten Bitzählern 12 und 14 sich beide im logisch hohen Zu stand befindet. Als Ergebnis erzeugt der erste Inverter GI1 ein erster dekodiertes Signal, das einen logisch hohen Pegel aufweist, wenn die Ausgangssignale von den ersten und zweiten Bitzählern 12 und 14 beide einen logisch hohen Pegel aufwei sen. Die Dekodierschaltung 18 umfaßt ferner einen zweiten In verter GI2 zur Invertierung des dritten Zählsignals cnt3 am Ausgangsknoten N4 des dritten Bitzählers 16 und ein NOR-Gat ter GO1 zur NOR-Verknüpfung des Ausgangssignals vom NAND-Gat ter GA1 und einem Ausgangssignal vom zweiten Inverter GI2. Das NOR-Gatter GO1 erzeugt ein zweites dekodiertes Signal, das einen hohen logischen Pegel aufweist, wenn das Ausgangs signal vom NAND-Gatter GA1 und das Ausgangssignal vom zweiten Inverter GI2 beide auf einem logisch niedrigen Pegel sind.

Der dritte Bitzähler 16 führt seine Zähloperation durch, wäh rend das erste dekodierte Signal vom ersten Inverter GI1 in der Dekodierschaltung 18 sich in einem logisch hochpegeligen Zustand befindet. Während er die Zähloperation durchführt, invertiert der dritte Bitzähler 16 ein logisches Signal am Ausgangsknoten N4, um das dritte Zählsignal cnt3 zu erzeugen, immer wenn das Taktsignal clk von der Taktsignaleingangslei tung 11 von einem logisch hohen auf einen logisch niedrigen Pegel geht unter der Bedingung, daß das zuerst dekodierte Signal vom ersten Inverter GI1 in der Dekodierschaltung 18 sich auf einem logisch hohen Pegel befindet.

Die vier NMOS-Transistorserienschaltungen sind parallel zwi schen dem Knoten N1 und der Erdspannungsquelle Vss geschal tet. Die ersten NMOS-Transistorserienschaltung, die mit den ersten und zweiten NMOS-Transistoren MN1 und MN2 versehen ist, dient als Vergleicher, um zu bestimmen, ob die Impuls länge 1 ist. Der erste NMOS-Transistor MN1 bleibt in seinem EIN-Zustand in Erwiderung auf die Versorgungsspannung Vcc von der Versorgungsspannungsquelle Vcc, die an dessen Gatean schluß angelegt wird. Als Ergebnis verbindet der erste NMOS- Transistor MN1 den Knoten N1 mit dem zweiten NMOS-Transistor MN2. Der zweite NMOS-Transistor MN2 wird angeschaltet, wenn das erste vordekodierte Signal von der ersten Eingabeleitung 15, das an dessen Gateanschluß gelegt wird, sich in einem lo gisch hochpegeligen Zustand befindet. Wenn der zweite NMOS- Transistor MN2 angeschaltet wird, verbindet er den Knoten N1 mit der Erdspannungsquelle Vss, um so zu bewirken, daß ein logisch niederpegeliges Signal am Knoten N1 erzeugt wird, um das Ende des Impulsmodusses anzuzeigen. Das erste vordeko dierte Signal wird ersichtlich von einer (nicht gezeigten) Impulslängendekodierschaltung erzeugt, wenn die Impulslänge 1 beträgt. Die Impulslängeninformation wird in Übereinstimmung mit einem Programm eines (nicht gezeigten) Modusregisters er zeugt. Wenn eine Leitung ausgewählt wurde, auf die die Im pulslängeninformation plaziert wurde, so wird sie auf einem logisch hohen Zustand (Versorgungsspannungspegel Vcc) gehal ten und die anderen Leitungen werden auf einem logisch nie derpegeligen Zustand (Erdspannungspegel Vss) gehalten.

Die zweite NMOS-Transistorserienschaltung, die mit den drit ten und vierten NMOS-Transistoren MN3 und MN4 versehen ist, dient als Vergleicher, um zu bestimmen, ob die Impulslänge 2 beträgt. Der dritte NMOS-Transistor MN3 wird eingeschaltet, wenn das erste Zählsignal cnt1 vom Ausgangsknoten N2 des er sten Bitzählers 12, das an dessen Gateanschluß angelegt wird, sich in einem logisch hochpegeligen Zustand befindet. Wenn der dritte NMOS-Transistor MN3 eingeschaltet wird, verbindet er den Knoten N1 mit dem vierten NMOS-Transistor MN4. Der vierte NMOS-Transistor MN4 wird eingeschaltet, wenn das zwei te vordekodierte Signal von der zweiten Eingabeleitung 17, das an seinen Gateanschluß angelegt wird, sich in einem lo gisch hochpegeligen Zustand befindet. Wenn der vierte NMOS- Transistor MN4 eingeschaltet wird, verbindet er den Knoten N1 mit der Erdspannungsquelle Vss, um somit zu bewirken, daß ein logisch niederpegeliges Signal am Knoten N1 erzeugt wird, um das Ende des Impulsmodusses anzuzeigen. Das zweite vordeko dierte Signal wird von der Impulslängendekodierschaltung er zeugt, wenn die Impulslänge 2 beträgt.

Die dritte NMOS-Transistorserienschaltung, die mit den fünf ten und sechsten NMOS-Transistoren MN5 und MN6 versehen ist, dient als Vergleicher, um zu bestimmen, ob die Impulslänge 4 beträgt. Der fünfte NMOS-Transistor MN5 wird eingeschaltet, wenn das erste dekodierte Signal des ersten Inverters GI1 in der Dekodierschaltung 18, das an seinen Gateanschluß angelegt wird, sich in einem logisch hochpegeligen Zustand befindet. Wenn der fünfte NMOS-Transistor MN5 eingeschaltet wird, ver bindet er den Knoten N1 mit dem sechsten NMOS-Transistor MN6. der sechste NMOS-Transistor MN6 wird eingeschaltet, wenn das dritte vordekodierte Signal von der dritten Eingabeleitung 19, das an seinen Gateanschluß angelegt wird, sich in einem logisch hochpegeligen Zustand befindet. Wenn der sechste NMOS-Transistor MN6 eingeschaltet wird, verbindet er den Kno ten N1 mit der Erdspannungsquelle Vss, um somit zu bewirken, daß ein logisch niederpegeliges Signal am Knoten N1 erzeugt wird, um das Ende des Impulsmodusses anzuzeigen. Das dritte vordekodierte Signal wird von der Impulslängendekodierschal tung erzeugt, wenn die Impulslänge 4 beträgt.

Die vierte NMOS-Transistorserienschaltung, die mit den sieb ten und achten NMOS-Transistoren MN7 und MN8 versehen ist, dient als Vergleicher, um zu bestimmen, ob die Impulslänge 8 beträgt. Der siebte NMOS-Transistor MN7 wird eingeschaltet, wenn das zweite dekodierte Signal vom NOR-Gatter GO1 in der Dekodierschaltung 18, das an dessen Gateanschluß angelegt wird, sich in einem logisch hochpegeligen Zustand befindet. Wenn der siebte NMOS-Transistor MN7 eingeschaltet wird, ver bindet er den Knoten N1 mit dem achten NMOS-Transistor MN8. Der achte NMOS-Transistor MN8 wird eingeschaltet, wenn das vierte vordekodierte Signal von der vierten Eingabeleitung 21, das an seinen Gateanschluß angelegt wird, sich in einem logisch hochpegeligen Zustand befindet. Wenn der achte NMOS- Transistor MN8 eingeschaltet wird, verbindet er den Knoten N1 mit der Erdspannungsquelle Vss, um somit zu bewirken, daß ein logisch niederpegeliges Signal am Knoten N1 erzeugt wird, um das Ende des Impulsmodusses anzuzeigen. Das vierte vordeko dierte Signal wird von der Impulslängendekodierschaltung er zeugt, wenn die Impulslänge 8 beträgt.

Die Impulsmodusendeerkennungseinheit umfaßt ferner den ersten PMOS-Transistor MP1, der zwischen die Versorgungsspannungs quelle Vcc und den Knoten N1 geschaltet ist und die Ausgangs schaltung 20, die zwischen der Versorgungsspannungsquelle Vcc und den Knoten N1 geschaltet ist, um ein logisches Signal am Knoten N1 zur Ausgangsleitung 23 zu übertragen, synchron mit dem Taktsignal clk von der Taktsignaleingabeleitung 11. Der Gateanschluß des ersten PMOS-Transistors MP1 dient zur Ein gabe des Rücksetzsignals rset von der Rücksetzsignaleingabe leitung 13. Wenn das Rücksetzsignal rset von der Rücksetz signaleingabeleitung 13 eine niedrige logische Pulsdauer auf weist, wird der erste PMOS-Transistor MP1 eingeschaltet, um die Versorgungsspannung Vcc von der Versorgungsspannungs quelle Vcc zum Knoten N1 zu übertragen. Als Ergebnis wird der Knoten N1 mit der Spannung geladen, die vom ersten PMOS-Tran sistor MP1 übertragen wurde und bleibt dann auf seinem lo gisch hochpegeligen Zustand, bis er mit der Erdspannungsquel le Vss durch irgend einen der vier NMOS-Transistorserien schaltungen verbunden wurde.

Die Ausgangsschaltung 20 umfaßt einen neunten NMOS-Transistor MN9, der zwischen einen Knoten N6 und dem Knoten N1 geschal tet ist, einen zweiten PMOS-Transistor MP2, der zwischen der Versorgungsspannungsquelle Vcc und den Knoten N6 geschaltet ist und einen dritten Inverter GI3, der zwischen den Knoten N6 und die Ausgangsleitung 23 geschaltet ist. Die Gatean schlüsse des neunten NMOS-Transistor MN9 und des zweiten PMOS-Transistor MP2 dienen zur gemeinsamen Eingabe des Takt signals clk von der Taktsignaleingabeleitung 11. Wenn das Taktsignal clk von der Taktsignaleingabeleitung 11 einen lo gisch niedrigen Pegel aufweist, wird der zweite PMOS-Transi stor MP2 eingeschaltet, um die Versorgungsspannung Vcc von der Versorgungsspannungsquelle Vcc zum Knoten N6 zu übertra gen. Der neunte NMOS-Transistor MN9 wird jedoch eingeschal tet, wenn das Taktsignal clk von der Taktsignaleingabeleitung 11 einen logisch hohen Pegel aufweist. Wenn der neunte NMOS- Transistor MN9 eingeschaltet wird, so überträgt er ein logi sches Signal am Knoten N1 zum Knoten N6. Als Ergebnis wird das logische Signal am Knoten N1 zum Knoten N6 übertragen, während das Taktsignal clk von der Taktsignaleingabeleitung 11 sich auf einem logisch hohen Pegel befindet. Dann inver tiert der dritte Inverter GI3 das logische Signal am Knoten N1 und liefert das invertierte logische Signal als Impulsmo dusendesignal yburst_end an die Ausgangsleitung 23.

Betrachtet man Fig. 3, so ist dort ein detailliertes Schal tungsdiagramm von jedem der ersten bis dritten Bitzähler 12, 14 und 16 in Fig. 1 gezeigt. Wie in dieser Zeichnung gezeigt ist, umfaßt der Bitzähler zwei Inverter GI4 und GI5, die zwi schen den Knoten N7 und N8 geschaltet sind, um eine zyklische Schleife zu bilden und PMOS- und NMOS-Transistoren MP5 und MN12 für das Öffnen/Schließen der zyklischen Schleife der In verter GI4 und GI5 in Erwiderung auf ein Pulssignal vom NAND- Gatter GA2. Die PMOS- und NMOS-Transistoren MP5 und MN12 sind vorgesehen, um die zyklische Inverterschleife zu schließen, wenn das Pulssignal vom NAND-Gatter GA2 sich auf einem lo gisch niedrigen Pegel befindet.

Der Bitzähler umfaßt ferner zwei Inverter GI6 und GI7, die zwischen den Knoten N9 und N10 geschaltet sind, um eine zy klische Schleife zu bilden, einen Inverter GI8, der zwischen den Knoten N10 und eine Ausgabeleitung 27 geschaltet ist und PMOS- und NMOS-Transistoren MP6 und MN13 zum Öffnen/Schließen der zyklischen Schleife der Inverter GI6 und GI7 in Erwide rung auf das Pulssignal vom NAND-Gatter GA2. Die PMOS- und NMOS-Transistoren MP6 und MN13 sind vorgesehen, um die zykli sche Schleife des Inverters zu schließen, wenn das Pulssignal vom NAND-Gatter GA2 einen logisch niedrigen Pegel aufweist. Der Inverter GI8 invertiert einen logischen Wert (1 oder 0) am Knoten N10, der durch die zyklische Schleife der Inverter GI6 und GI7 gespeichert ist und überträgt den invertierten logischen Wert zur Ausgabeleitung 27.

Der Bitzähler umfaßt ferner NMOS- und PMOS-Transistoren MN10 und MP3 zur Übertragung eines logischen Signals auf der Aus gabeleitung 27 zum Knoten N7 in Erwiderung auf das Pulssignal vom NAND-Gatter GA2, NMOS- und PMOS-Transistoren MN11 und MP4 zur Übertragung eines logischen Signals am Knoten N8 zum Kno ten N9 in Erwiderung auf das Pulssignal vom NAND-Gatter GA2, und einen Inverter GI9 zur Invertierung des Pulssignals vom NAND-Gatter GA2. Die NMOS- und PMOS-Transistoren MN10 und MP3 dienen zur Übertragung des logischen Signals an der Ausgangs leitung 27 zum Knoten N7, wenn das Pulssignal vom NAND-Gatter GA2 eine logische "1" aufweist. In ähnlicher Weise dienen die NMOS- und PMOS-Transistoren MN11 und MP4 zur Übertragung des logischen Signals am Knoten N8 zum Knoten N9, wenn das Puls signal vom NAND-Gatter GA2 logisch "1" beträgt. Das Puls signal vom NAND-Gatter GA2 wird gemeinsam an die Gatean schlüsse der beiden NMOS-Transistoren MN10 und MN11 und der beiden PMOS-Transistoren MP5 und MP6 angelegt. Das Ausgangs signal vom Inverter GI9 wird gemeinsam an die Gateanschlüsse der beiden NMOS-Transistoren MN12 und MN13 und der beiden PMOS-Transistoren MP3 und MP4 angelegt.

Der Bitzähler umfaßt feiner einen PMOS-Transistor MP7, der zwischen die Versorgungsspannungsquelle Vcc und den Knoten N7 geschaltet ist. Der Gateanschluß des PMOS-Transistors MP7 dient zur Eingabe des Rücksetzsignals rset von der Rücksetz signaleingabeleitung 13. Wenn das Rücksetzsignal rset von der Rücksetzsignaleingabeleitung 13 eine niedrige logische Puls dauer aufweist, wird der PMOS-Transistor MP7 angeschaltet, um eine Initialisierungsfunktion durchzuführen, die bewirkt, daß ein logisches Signal am Knoten N7 einen logisch hohen Pegel annehmen kann. Das NAND-Gatter GA2 dient zur Invertierung des Taktsignals clk von der Taktsignaleingabeleitung 11, wenn ein Schaltsteuersignal von der Eingabeleitung 25 einen logisch hohen Pegel aufweist. Das Schaltsteuersignal von der Eingabe leitung 25 ist die Versorgungsspannung Vcc von der Versor gungsspannungsquelle Vcc im Fall des ersten Bitzählers 12, das erste Zählsignal cnt1 vom Ausgangsknoten N2 des ersten Bitzählers 12 im Falle des zweiten Bitzählers 14 und das er ste dekodierte Signal vom ersten Inverter GI1 in der Deko dierschaltung 18 im Falle des dritten Bitzählers 16.

Wie aus obiger Beschreibung deutlich wird, kann gemäß der vorliegenden Erfindung die Impulsmodusendeerkennungseinheit die Zahl der erzeugten Adressen mit der Impulslänge verglei chen und die Endezeit des Impulsmodusses in Abhängigkeit vom Vergleichsergebnis genau erkennen. Weiterhin kann die Impuls modusendeerkennungseinheit den synchronen DRAM von der er kannten Impulsmodusendezeit verständigen. Somit kann der syn chrone DRAM schnell die nachfolgende Operation durchführen.

Obwohl die bevorzugten Ausführungsformen der vorliegenden Er findung nur zu darstellenden Zwecken beschrieben wurden, wer den Fachleute erkennen, daß verschiedene Modifikationen, Zu sätze und Ersetzungen möglich sind, ohne vom Umfang und der Idee der Erfindung abzuweichen, wie sie in den begleitenden Ansprüchen definiert ist.

Claims

1. Impulsmodusendeerkennungseinheit mit:
einer ersten Dekodiervorrichtung zur Vordekodierung ex terner Impulslängendaten;
einer Vielzahl von Zählvorrichtungen, die in Erwiderung auf ein Rücksetzsignal rückgesetzt werden, um verschiedene Zählungen in Erwiderung auf ein Taktsignal in einer derarti gen Weise zu erzeugen, daß die Zählungen sequentiell um eins erhöht werden, wobei das Rücksetzsignal erzeugt wird, wenn ein Impulsmodus bestimmt wurde;
einer zweiten Dekodiervorrichtung zur Dekodierung von Ausgangssignalen der Zählvorrichtungen; und
einer Vergleichsvorrichtung zum Vergleich eines Aus gangssignals der ersten Dekodiervorrichtung mit einem Aus gangssignal der zweiten Dekodiervorrichtung und zur Erkennung einer Endezeit des Impulsmodusses in Abhängigkeit vom Ver gleichsergebnis.

2. Impulsmodusendeerkennungseinheit nach Anspruch 1, wobei sie ferner eine Ausgabevorrichtung zur Ausgabe eines Ausgabe signals der Vergleichsvorrichtung synchron mit dem Taktsignal umfaßt.

3. Impulsmodusendeerkennungseinheit nach Anspruch 2, wobei die Vergleichsvorrichtung mindestens zwei Transistorserien schaltungen umfaßt, die parallel zwischen einen Eingabean schluß der Ausgabevorrichtung und eine Erdspannungsquelle ge schaltet sind, um das Ausgangssignal von der ersten Dekodier vorrichtung und das Ausgangssignal von der zweiten Dekodier vorrichtung einer NAND-Verknüpfung zu unterziehen.

4. Impulsmodusendeerkennungseinheit nach Anspruch 3, wobei sie weiter eine Initialisierungsvorrichtung umfaßt zur Initialisierung eines logischen Zustands am Eingangsanschluß der Ausgabevorrichtung in Erwiderung auf das Rücksetz signal, wenn der Impulsmodus bestimmt wird.

5. Impulsmodusendeerkennungseinheit nach Anspruch 4, wobei die Initialisierungsvorrichtung einen MOS-Transistor umfaßt.