JP2720479B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置、特にオートパワーダウン機
能を有する内部同期型ランダムアクセスメモリに関す
る。

〔従来の技術〕

従来、読み出し時にメモリセルやセンスアンプ等で流
れる直流電流をアドレス入力が変化してから所定時間経
過後カットし低消費電流を実現するため、及び次のサイ
クルに備えてデータ線をあらかじめイコライズし高速ア
クセスタイムを実現する目的でオートパワーダウン機能
を有する内部同期型ランダムアクセスメモリが提案され
てきた。従来のこの種の半導体記憶装置としては第５
図、第６図に示すものがあった。第５図は従来のオート
パワーダウン機能を有する内部同期型ランダムアクセス
メモリの回路構成を示す図であり、第６図は第５図の詳
細な回路を示す図である。

第５図において、AnPadはアドレス入力信号であり、
アドレスバッファ５を通過した後アドレスデコーダ６に
よりメモリセルアレイ７及びカラム選択ゲートアレイ８
からアドレス入力信号AnPadに対応するメモリセル及び
カラム選択ゲートを選択するためのWL及びカラム選択信
号CTが出力される。

読み出し時、選択メモリセルのデータはBL・BL、カラ
ム選択ゲート、DB・▲▼を通過し、センスアンプ９
で増幅されI/O・▲▼に出力される。センスアン
プ９で増幅されたデータはラッチ回路10を通過した後、
出力バッファ11を介して出力端子I/O Padに出力され
る。

書き込み時、I/O Padに入力された書き込みデータは
データバッファ13→I/O・▲▼→書き込み回路12
→DB・▲▼→カラム選択ゲート→BL・▲▼の経
路で転送され、選択メモリセルに書き込まれる。ここ
で、データバスDB・▲▼とI/OバスI/O、▲▼
は書き込みデータと読み出しデータの共通バスラインで
あり、書き込み時は書き込みデータが、読み出し時は読
み出しデータが出力されている。

第５図において、アドレス遷移検出回路１はアドレス
バッファ５の出力をうけ、アドレス入力信号AnPadの論
理変化を検出してパルス信号を発生する。内部制御回路
２′は前記パルス信号を基本パルスとして記憶装置内部
の回路制御を行うための制御信号▲▼を発生し、
アドレスデコーダ６、センスアンプ９、ラッチ回路10に
出力する。タイマー回路３′は内部制御回路２′からの
信号をうけ、アドレス入力信号AnPadが変化してからオ
ートパワーダウン状態になるまでの時間を計測するタイ
マーである。

第６図は第５図の回路構成のうちアドレス遷移検出回
路１、内部制御回路２′、タイマー回路３′の詳細な回
路を示す図である。第６図において、アドレス遷移検出
回路１はアドレスバッファの出力A1、A2、Anをうけ信号
を遅延する遅延回路11、12、13と、各アドレスバッファ
の出力とその遅延信号との排他的論理和をとるイクスク
ルシブオアゲート14、15、16で構成され、それぞれアド
レスバッファの出力の遷移を検出してパルス信号ATD1、
ATD2、ATDnを出力する。第６図ではアドレスバッファの
出力はA1、A2、Anの３本を記してあるが、記憶装置の容
量によって３本以上でも３本以下であってもよい。

内部制御回路２′はATD1、ATD2、ATDnをそれぞれうけ
るNchトランジスタ21、22、23とPchトランジスタ24と、
インバータ25と、書き込み制御端子▲▼Padの信号
を反転するインバータ27と、ネガティブアンドゲート2
8、及びノアゲート26で構成される。Nchトランジスタ2
1、22、23とPchトランジスタ24によりパルス信号ATD1、
ATD2、ATDnを合成する論理和回路が構成され、ネガティ
ブアンドゲート28とノアゲート26で前記論理和回路の出
力と内部書き込み信号WEとタイマー回路３の出力信号の
論理をとり、内部制御信号▲▼′を出力する。

タイマー回路３′は遅延発生用のキャパシタンスC3
1、C32、C33と前記キャパシタンスに電荷を充電するた
めのPchトランジスタ36、38及びNchトランジスタ37、39
と前記キャパシタンスの電荷放電用のインバータ32、3
3、34とインバータ31及び35とナンドゲート310で構成さ
れる。タイマー回路３′はパルス信号ATD1、ATD2、ATDn
の合成信号であるN1′がLowレベルのときキャパシタン
スC31、C32、C33が充電され、N1′がHighレベルに変化
した時点からインバータ32、33、34が前記キャパシタン
スを放電し始め、インバータ32、33、34を構成するトラ
ンジスタサイズとキャパシタンスC31、C32、C33のサイ
ズで決まる時定数の時間経過の後ナンドゲート310から
オートパワーダウン状態に入ることを知らせる信号を内
部制御回路２′に送出する。ここで、タイマー回路の時
定数はアドレスが変化してからセンスアンプの出力が確
定するまでの時間以上となる様設定される。

従来の半導体記憶装置は上記のように構成されている
ので、読み出し時、書き込み時、以下の動作をする。

第７図（ａ）に示す様に▲▼PadがHighレベル固
定、すなわち記憶装置が読み出しモードにある時にアド
レス入力信号Anpadが時刻t₁、t₂で変化する場合を考え
る。時刻t₁でアドレス入力信号AnPadが変化し、その変
化を検出してアドレス遷移検出回路１からLow→High→L
owに変化するパルス信号ATDnが送出され、内部制御回路
２′の合成回路でその合成反転信号N1′が得られる。タ
イマー回路３ではN1′がLow、その反転であるインバー
タ31の出力N2′がHighであるとき、Pchトランジスタ3
6、Nchトランジスタ37、Pchトランジスタ38がオンし、
キャパシタンスC31、C32、C33をそれぞれ充電するた
め、N3′、N5′はHighレベルに、N4′はLowレベルにな
る。またNchチャンネルトランジスタ39がオンするためN
6′はLowレベルになる。このN1′及びN6′の変化により
ネガティブアンドゲート310の出力N7はLowからHighに変
化する。その後N1′がHighレベルに変化するとインバー
タ32を構成するNchトランジスタがキャパシタンス31に
充電された電荷を放電し始め、N3′はLowレベルに変化
し始める。その後、N3′がインバータ33のロジックレベ
ルまで降下するとインバータ33を構成するPchトランジ
スタによりLowレベルであったN4′の電位は上昇し始め
る。そしてN4′の電位がインバータ34のロジックレベル
まで上昇するとインバータ34を構成するNchトランジス
タによりHighレベルにあったN5′は降下し始める。しか
し、N5′がLowレベルに変化する前に時刻t2でアドレス
入力信号AnPadが変化し、アドレス遷移検出回路１から
パルス信号ATDnが送出されるため時刻t1の場合と同様に
N3′、N5′はHighレベルにN4′、N6′はLowレベルにリ
セットされる。その後N1′がHighレベルに変化すると、
時刻t1の場合と同様にN3′、N4′、N5′は第７図（ａ）
の様に変化する。ここで、N5′は時刻t1の場合と異なり
リセットされずにLowレベルまで変化するためインバー
タ35の出力N6′はLowからHighに変化する。このN6′の
変化をうけN1′とN6′の論理積をとるナントゲート310
の出力N7はHighからLowに変化する。内部制御回路２′
では▲▼PadがHighであるためインバータ27の出力W
EはLow固定でありテガティブアンドゲート28の出力AP
D′はタイマー回路の出力N7を反転した信号となる。

一方、インバータ25の出力ATDは合成回路の出力N1′
の反転信号でありアドレス入力信号AnPadに同期したLow
→High→Lowのパルス信号となる。前記ATDと前記APD′
の論理和であるノアゲート26の出力▲▼′はATDとA
PD′のいずれかがHighレベルにあるときLowとなる信号
であり、第７図（ａ）の様になる。制御信号▲▼′
がLowの時、記憶装置はイコライズ状態であり、Highの
時センスアンプ等読み出し回路が動作する。

第６図（ａ）に示した制御信号▲▼′においてア
ドレスが変化する時刻t1、t2から次に▲▼′が立ち
上るまでの期間はイコライズ期間であり、データ線のイ
コライズを行う。アドレス入力信号AnPadが変化してか
らタイマー回路３′の出力N7がLowに変化するまでの時
間tAPDを経過しても次アドレス入力信号AnPadの変化が
ない場合は制御信号▲▼′が立下り記憶装置はイコ
ライズ状態となる。同時に第５図に示したメモリセルを
選択するワードラインWLとカラム選択信号CTが立下り、
センスアンプ９もオフする。この時読み出しデータはラ
ッチ回路10に記憶され出力バッファ11を介してI/O Pad
に出力される。これがオートパワーダウン状態である。

次に第７図（ｂ）に示す様に▲▼PadがLowレベル
固定、すなわち記憶装置が書き込みモードにある状態で
アドレス入力信号AnPadが時刻t1、t2で変化する場合を
考える。アドレス遷移検出回路１及び内部制御回路２′
内の合成回路及びタイマー回路３′は第７図（ａ）に示
した読み出し動作時と同一の動作をし、インバータ25の
出力ATDも第６図（ａ）に示したATDと同一のものにな
る。しかも▲▼PadがLow固定でありインバータ27の
出力WEがHigh固定であるため、テガティブアンドゲート
28の出力APD′はLow固定となり、内部制御回路２′の出
力SC′はインバータ25の出力ATDの反転となる。書き込
み動作時の制御信号▲▼′は第６図（ｂ）に示す様
になる。書き込み状態では記憶装置はオートパワーダウ
ン状態には入らず、制御信号▲▼′はアドレス入力
信号AnPadに同期してデータ線をイコライズするために
用いられる。

〔発明が解決しようとする課題〕

上記のような従来の半導体記憶装置は、以上のよう構
成されているから以下の様な課題がある。

第８図に示す▲▼PadがLowの状態で時刻t4にアド
レス入力信号AnPadが変化し、タイマー回路３′がオー
トパワーダウン状態に入るまでの時間tAPDを計測した
後、時刻にI/O Padに与えられる書き込みデータが変化
し、時刻t5からtSだけ経過した時刻t6に▲▼PadがL
owからHighに変化するタイミングでの記憶装置の内部動
作をか考える。前述の様に▲▼PadがLowレベルにあ
るときは、第６図に示されるネガティブアンドゲートの
出力APD′がLowに固定されるため記憶装置はオートパワ
ーダウン状態に入らないが、時刻t5で▲▼PadがLow
からHighすなわち書き込みから読み出しに移ると、AP
D′はインバータ27の出力WEのHighからLowへの変化をう
けてLowからHighに変化し、制御信号▲▼′はHigh
からLowとなる。このため記憶装置はオートパワーダウ
ン状態に入る。このとき、第５図で示したラッチ回路10
はI/O・▲▼に表われているデータをラッチし、
ラッチされたデータは出力バッファ11を介してI/O Pad
に出力される。

すななち、時刻t5で変化したI/O PadのデータD2はデ
ータバッファ13を通過してI/O・▲▼に達してい
れば、I/O・▲▼以降の書き込み回路12→DB・▲
▼→カラム選択ゲート８→BL・▲▼→メモリセ
ルの経過でメモリセルに書き込まれていなくても、時刻
t6後の読み出し区間でアドレスA1のデータとして出力さ
れる。ここで固定アドレスに変化後のI/O Padのデータ
を書き込まないためのI/O Padの変化タイミングと▲
▼Padの立上りタイミングのタイミング余裕であるデ
ータホールド時間（tDH）を考えると、本来はI/O Padか
らメモリセルまでの書き込みデータ転送に必要な時間が
tDHとなるわけだが、従来の回路方式だと、I/O Padから
データバッファ13の出力までに必要な書き込みデータ転
送時間となってしまいtDHの特性が悪くなるという課題
を有していた。

本発明はかかる課題を解決するためになされたもので
あり、低消費電流と高速アクセスタイム実現という従来
のオートパワーダウン機能の利点を損なうことなく、tD
Hの特性の悪化を防いだ半導体記憶装置を得ることを目
的とする。

〔課題を解決するための手段〕

本発明の半導体記憶装置は、少なくとも１つ以上のア
ドレス入力の論理変化を検出し、パルス信号を発生する
アドレス遷移検出回路と、選択メモリセルからの読み出
しデータをラッチするデータラッチ回路を有する半導体
記憶装置において、 少なくとも１つ以上のアドレス入力の論理変化が起こ
った時点から時間計測を開始するタイマー回路と、前記
タイマー回路の動作を少なくとも書き込み動作期間中停
止させるタイマー制御回路と、少なくとも前記アドレス
遷移検出回路の出力信号と、前記タイマ回路の出力信号
とに基づき内部制御信号を発生する制御回路とを有する
ことを特徴とする。

また、前記ラッチ回路は、前記内部制御信号に基づき
前記データをタッチすることを特徴とする。

〔作 用〕

本発明における半導体記憶装置は、タイマー回路の動
作を書き込み期間停止させる。そして▲▼PadがLow
からHighすなわち書き込みから読み出しに変化した時、
センスアンプ等読み出し回路が動作し始め、メモリセル
のデータをI/O Padに出力する。その後タイマー回路に
設定された時間が経過した後オートパワーダウン状態に
なる。

〔実 施 例〕

第１図は本発明の一実施例を示す図であり、アドレス
遷移検出回路１は上記従来装置と全く同一のものであ
る。３はタイマー回路であり、従来装置においてオート
パワーダウンまでの時間計測を行うタイマー回路３′と
同一であるところの時間計測器３−１と、アドレス遷移
検出回路１の出力ATD1、ATD2、ATDnをうけるNchトラン
ジスタ312、313、314とタイマー制御回路20の出力TCを
うけるインバータ315より成るタイマー回路用合成回路
３−２とで構成される。２は内部制御回路であり、パル
ス信号ATD1、ATD2、ATDnを合成するためのNchトランジ
スタ21、22、23とPchトランジスタ24と、その出力を反
転及び波形整形しATDを出力する25と、タイマー回路２
の出力▲▼をうけるインバータ29と、インバータ
25の出力ATDとインバータ29の出力APDをうけ内部制御信
号▲▼を出力するノアゲート26より成る。内部制御
回路２のうち、Nchトランジスタ21、22、23とPchトラン
ジスタ24及びインバータ25の構成は従来装置と全く同一
であり、従ってインバータ25の出力ATDの波形は従来装
置と全く同一となる。20はタイマー制御回路であり、書
き込み制御信号▲▼Padをうけるインバータ201とイ
ンバータ202、203で構成され、タイマー制御信号TCを出
力する。

上記のように構成された本発明の半導体記憶装置は読
み出し時、書き込み時以下の動作をする。

第２図（ａ）に示す用に▲▼PadがHighレベル固
定でアドレス入力信号Anが時刻t1、t2で変化する場合、
その変化を検出してアドレス遷移検出回路１からパルス
信号ATDnが出力される。このパルス信号ATDnの動きに応
じて内部制御回路２内のインバータ25が動作するが、そ
の出力ATDは従来装置と同一であり、第６図（ａ）に示
したATDと同じになる。また▲▼PadがHigh固定であ
るからタイマー制御回路20の出力TC、すなわちインバー
タ315の入力はLow固定となり、タイマー回路用合成回路
３−２の出力N1と内部制御回路２内のNchトランジスタ2
1、22、23及びPchトランジスタ24で構成される合成回路
の出力N10は同一となる。従って、タイマー回路用合成
回路３−２の出力N1の波形に基づいて動作する時間計測
器３−１の出力▲▼と従来装置のタイマー回路の
出力N7は同一となる。従来装置の回路を示す第６図にお
いて、▲▼PadがHighレベル固定のときインバータ2
7の出力WEはLow固定となりテガティブアンドゲート28の
出力APD′はタイマー回路N7の反転となるため、第２図
（ａ）に示した▲▼の反転信号APDは第６図
（ａ）に示したAPD′と全く同一となる、従ってAPDとAT
Dの論理和をとるノアゲート26の出力▲▼は従来装
置と同一のものとなる。すなわち、読み出し動作におけ
る本発明の記憶装置の動作は従来装置の動作と同じにな
る。

一方、▲▼PadがLowレベル固定でアドレス入力信
号Anが時刻t1、t2で変化した場合、第２図（ｂ）に示す
様にその変化に応じてATDn、ATDが得られる。▲▼P
adがLowのとき、タイマー制御回路20の出力TCはHigh、
タイマー用合成回路３−２の出力N1はLowとなるため時
間計測器３−１の動作は禁止され、テガティブアンド31
0の出力▲▼はHighに、インバータ29の出力APDは
Lowに固定される。従って内部制御信号▲▼はイン
バータ25の出力ATDの反転となり、第２図（ｂ）に示す
波形となる。ここで、第２図（ｂ）の▲▼は第６図
（ｂ）に示される▲▼′と同一であり、書き込み動
作における本発明の記憶装置の動作は従来装置の動作と
同一となる。

次に、第３図に示す様にI/O Padの変化と▲▼Pad
の変化にtsだけタイミング差がある場合について考え
る。時刻t5以前の▲▼PadLowの期間は、前述のよう
にタイマー制御回路20により時間計測器３−１の動作が
禁止され、APDがLow固定となる。時刻t3におけるアドレ
ス入力信号Anの変化により発生したATDnは内部制御回路
２内で合成、反転されATDとなり、ノアゲート26に入力
されるが、他方の入力であるAPDがLow固定であるため内
部制御信号▲▼はATDの反転信号として送出され
る。この▲▼の動きのうちLowの期間は記憶装置は
イコライズ状態でありデータバス等がイコライズされ、
Highの期間にI/O Padに与えられた書き込みデータD1が
データバッファ→I/O・▲▼→書き込み回路→DB
・▲▼→カラム選択ゲート→BL・▲▼の経路で
メモリセルに書き込まれる。その後、時刻t5で▲▼
PadがLowからHighに変化すると、その変化に応じてタイ
マー制御回路の出力TCはHighからLowに変化する。この
時タイマー用合成回路３−２の出力N1は、LowからHigh
に、インバータ31の出力N2はHighからLowに変化し、ノ
ードN3、N4、N5、N6をリセットしていたPchトランジス
タ36、38及び、Nchトランジスタ37、39がオフし、時間
計測器３−１が動作し始める。そして▲▼PadがLow
からHighに変化した時刻t5から時間tAPDだけ経過した
後、それまでLowに固定されていた▲▼はLowに、
Lowに固定されていたAPDはHighに変化する。このAPDのL
owからHighの変化により内部制御信号▲▼はHighか
らLowになり、記憶装置はオートパワーダウン状態に入
る。また、時刻t5で▲▼PadがLowからHighに変化し
てから時刻tAPDだけ経過までの期間、▲▼はHighレ
ベルであり記憶装置はオートパワーダウンに入らない読
み出し状態にある。この期間メモリセルのデータはセン
スアンプ、ラッチ回路、出力バッファを介してI/O Pad
に出力される。従って時刻t4で変化したI/O Padのデー
タD2がデータバッファを通過してI/O・▲▼に達
していても、I/O・▲▼→書き込み回路→DB・▲
▼→カラム選択ゲート→BL・▲▼の経路でメモ
リセルに書き込まれていなければ、時刻t5後の読み出し
期間にアドレスA1のデータとしてD1がI/O Padに出力さ
れる。

第４図は本発明のタイマー制御回路の別の実施例を示
すものであり、タイマー制御回路20とその出力TCをうけ
るタイマー回路３の一部を示してある。第４図に示した
タイマー制御回路は▲▼Padとチップ選択制御信号
▲▼Padの論理をとっている点が第１図の実施例の
タイマー制御回路と異なる。

第４図のタイマー制御回路において、CSPadがHighレ
ベル、すなわちチップが非選択状態にあるとき、インバ
ータ206の出力はLowとなり、▲▼Padがどの状態に
あってもナンドゲート207の出力TCはHighとなり、タイ
マー回路の動作が禁止される。

また、▲▼PadがLowレベル、すなわちチップが選
択状態にあるとき、インバータ206の出力はHighとな
り、ナンドゲート207の出力TCはインバータ205の反転と
なる。従って▲▼PadがLowレベルにある時、▲
▼Padの変化に対するタイマー制御信号TCの動きは第１
図の実施例のタイマー制御信号TCと同様になる。すなわ
ち、第２図（ａ）、（ｂ）及び第３図のようにアドレス
入力信号An、▲▼Pad、I/O Padが変化した時のタイ
マー制御信号TC及びその他の信号は第１図の実施例と全
く同一であり、図示を省略する。

前述の実施例ではタイマー回路３の時間計測器にキャ
パシタンスとこれを充放電するゲートを組み合せたもの
を用いたが、たとえば発振器とこの発振信号を分周する
カウンターを組み合せたものや、他の遅延手段を用いて
もよい。

〔発明の効果〕

以上のように本発明によれば、記憶装置が書き込み状
態から読み出し状態になった時、必ずメモリセルのデー
タはセンスアンプ等読み出し回路を介して外部に出力さ
れるので、書き込みの信号の変化タイミングと▲▼
PadのLowからHighへの変化タイミングのタイミング差で
あるtDHの特性の悪化を防止することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体記憶装置の回路
図、第２図（ａ）（ｂ）及び第３図は上記実施例の動作
波形を示したタイミングチャート図、第４図はタイマー
制御回路の他の実施例を示す回路図である。 第５図は従来の半導体記憶装置のブロック図、第６図は
従来の半導体記憶装置の回路図、第７図（ａ）（ｂ）及
び第８図は第６図の装置の動作を示したタイミングチャ
ート図である。 図において、１はアドレス遷移検出回路、２は内部制御
回路、３はタイマー回路、３−１は時間計測器、３−２
はタイマー用合成回路、20はタイマー制御回路である。 なお、図中同一符号は同一、又は相当部を示す。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】少なくとも１つ以上のアドレス入力の論理
   変化を検出し、パルス信号を発生するアドレス遷移検出
   回路と、 選択されたメモリセルから読出されたデータをラッチす
   るデータラッチ回路を有する半導体記憶装置において、 少なくとも１つ以上のアドレス入力の論理変化が起こっ
   た時点から時間計測を開始するタイマー回路と、 前記タイマー回路の動作を少なくとも書き込み動作期間
   中停止させるタイマー制御回路と、 少なくとも前記アドレス遷移検出回路の出力信号と、前
   記タイマ回路の出力信号とに基づき内部制御信号を発生
   する内部制御回路とを有することを特徴とする半導体記
   憶装置。
2. 【請求項２】前記ラッチ回路は、前記内部制御信号に基
   づき前記データをタッチすることを特徴とする請求項１
   に記載の半導体記憶装置。