JP2000100155A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2000100155A
JP2000100155A JP10263569A JP26356998A JP2000100155A JP 2000100155 A JP2000100155 A JP 2000100155A JP 10263569 A JP10263569 A JP 10263569A JP 26356998 A JP26356998 A JP 26356998A JP 2000100155 A JP2000100155 A JP 2000100155A
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latch
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Abstract

(57)【要約】 【課題】 半導体記憶装置のCASBの低電位状態（tCASの
期間）と高電位状態（プリチャージ期間、tCP）の両方
の状態で、tCAS：最小、tCP：最小の両方のReadタイミ
ングにおいても読み出しデータをラッチし、該データを
出力するラッチ信号発生回路を提供する。 【解決手段】 内部発生アドレスAiを入力するデコーダ
100と、メモリセルから構成されるマトリックスのメモ
リセルアレイ101と、上記デコーダ100よって選択された
セルから出力されるデータRをラッチするDラッチ回路10
2と、該データを出力する出力バッファ104と、上記Dラ
ッチ回路102のクロック信号を発生するラッチ信号発生
回路１から構成されている。該ラッチ信号発生回路１は
各読み出し動作モードに応じたデータラッチ信号を発生
することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に内部で出力モードを検知し、データの出力タ
イミングを制御する回路を備えた半導体記憶装置に関す
る。
【０００２】
【従来の技術】最近、半導体記憶装置はますます高速化
される傾向にある。従来は、高速ページモードといわれ
るカラムアドレスストローブ信号（負論理ＣＡＳ、以
下、CASB）をクロッキングさせ同一WORD線上のデータを
高速にReadするのが一般的であった。高速ページモード
はCASBの降下により外部出力ピンにデータを出力し、CA
SBの上昇により、出力データをリセットし外部出力ピン
をハイーインピーダンス（HI-Z）状態にする。しかし、
高速ページモードで高速化を図ろうとするとCASBの上昇
による出力データのリセットに時間を要するために必然
的にCASBの高電位状態を長く保持しなければならず、高
速化にどうしても限界が生ずる。
【０００３】上記問題を解決する為に開発されたものが
出力拡張機能付きDRAM（ExtendedData-Out RAM、以
下、EDORAM）である。EDORAMはページサイクル時のCASB
の上昇による出力のリセットは行わず、次サイクルのCA
SBの降下迄データを保持するので、CASBの高電位状態期
間を最小に設定できるので非常に高速化が可能となり、
現在はEDORAMが主流になっている。
【０００４】ここで基本的なEDORAMの内部動作について
図４を参照して説明する。アドレス信号Aiはデコーダ10
0に入力しメモリセルアレイ101のメモリセルを選択して
データを読み出し、Dラッチ回路102にラッチし、出力バ
ッファ104を介して出力しているが、上記Dラッチ回路10
2はラッチ信号発生回路1から出力する信号ADを反転した
信号DLによってラッチ動作は制御されている。
【０００５】CASBが降下してメモリセルアレイ101から
読み出しデータが出力されるのは高速ページモードと同
じであるが、このCASBの降下信号はディレイ素子で遅延
されて信号ADとなり、信号DLとなり、読み出しデータを
ラッチする。次にCASBの電位を上昇させても、それに同
期した信号DLはデータをラッチし続けている。また、ED
ORAMにはCASBプリチャージアクセスタイム （以下、tAC
P）モードという高速ページのデバイスには無いアクセ
ス規定が存在するのでCASBの上昇により新しいアドレス
を内部に取り込みRead動作を開始しなければならない。
従ってデータのラッチ部102は内部のReadデータ出力線
とデータ出力バッファ104の間に設ける必要がある。次
にCASBの降下で上記ラッチ信号を非活性にしてラッチを
解除して、次のReadデータを出力する。
【０００６】さてEDORAMには各種出力モードが存在す
る。出力モードには、tAA(アドレスアクセスタイム)モ
ード、前述のtACP（CASBプリチャージアクセスタイム）
モード、tCAC（CASアクセスタイム）モードがある。tAA
はCASBの降下と同時にカラムアドレスを決定した状態の
アクセスタイムである。tCACはカラムアドレスを決定
し、内部でRead動作を行わせていつでも出力可能な状態
になってからCASBを降下させるすなわち、CASBの降下を
待つような状態のRead動作がtCACになる。tACPはCASBの
電位が上昇した際にカラムアドレスを決定させてRead動
作を行った際のアクセススピードを規定するspecであ
る。
【０００７】図５，６を用いて従来のEDORAMでの正常動
作と異常動作について説明する。読み出し動作のタイミ
ングを示すタイムチャートにはCASB信号、アドレス信号
Ai、ラッチ信号発生回路の出力ADとその反転信号DLが示
されている。図６は比較的低速サイクルの場合で、正常
動作の時の波形であるが、tCAS（CASBの低電位状態）よ
りtAAの方が早くなっている。その場合には出力データ
を信号DLでラッチ、保持することが可能である。しか
し、高速化が進み、図５のようにtAAよりはやいtCASの
場合には出力より早く信号DLが活性化するので出力をラ
ッチすることができなくなる。
【０００８】
【発明が解決しようとする課題】高速化はCASBの低電位
状態（tCASの期間）と高電位状態（プリチャージ期間、
tCP）の両方の状態で進んでいる。tCASが20nS以上の場
合には図６のように正常動作するが、tCASが20nS以下に
なると図５のようにtAAサイクルにするとReadデータが
出力される前にtCP状態になるのでデータをラッチでき
なくなる。それを考慮して内部でラッチのタイミングを
設定する（すなわち、ラッチタイミングを遅らせる）
と、tCPが短い状態のサイクルではラッチ信号が発生し
ない 恐れが発生する。
【０００９】本発明の目的はtCAS：最小、tCP：最小の
両方のReadタイミングにおいてもReadデータをラッチす
るラッチ信号発生回路を提供することにある。今後益
々、高速化が進むと各サイクルでデータをラッチするこ
とが困難になるが、それにも対応できることを目標とす
る。
【００１０】
【課題を解決するための手段】請求項１に記載の発明
は、アドレス信号が入力されるデコーダと、メモリセル
セルから構成されるマトリックスのメモリセルアレイ
と、上記デコーダよって選択されたセルから出力される
データをラッチするDラッチと、該データを出力する出
力バッファと、上記Dラッチのクロック信号を発生する
ラッチ信号発生回路を具備する半導体記憶装置におい
て、上記ラッチ信号発生回路は、読み出し動作サイクル
のそれぞれに対応した読み出し データラッチタイミン
グを有する信号を発生することを特徴としている。請求
項２に記載の発明は、請求項１に記載の半導体記憶装置
において、上記半導体記憶装置はEDORAMであり、tAA
（アドレス・アクセス時間）モード及びtACP(CASB プ
リチャージ・アクセス時間)モードの読み出し動作のタ
イミングを有していることを特徴としている。請求項３
に記載の発明は、請求項１に記載の半導体記憶装置にお
いて、上記半導体記憶装置はEDORAMであり、外部アドレ
ス信号が変化したときの外部CASB信号の状態を知ること
によって各種読み出し動作タイミングを検知し、読み出
しデータをラッチする時間を変化させることができるこ
とを特徴としている。請求項４に記載の発明は、アドレ
ス信号をデコーダに入力し、メモリセルアレイのセルを
選択してデータを読み出し、該データをDラッチにラッ
チし、出力バッファから出力する半導体記憶装置におい
て、アドレス信号が変化したときにワンショット信号を
発生する遅延素子とEx.ORゲートから構成されるアドレ
ス遷移検出回路と、上記ワンショット信号をクロックと
し、CASB信号を入力とするDラッチで構成される動作モ
ード検知回路と、上記動作モード検知回路の出力の電位
によって、前記CASB信号を入力とした２つのディレイ素
子D1、ディレイ素子D2の出力のいずれかを選択し、各読
み出し動作モードに応じたデータラッチ信号を発生する
するセレクターと、から構成されるラッチ信号発生回路
を具備していることを特徴としている。
【００１１】
【発明の実施の形態】以下図１を参照して、本発明の実
施の形態について説明する。。図１は本発明の半導体記
憶装置の構成を示す図で、内部発生アドレスAiを入力す
るデコーダ100と、メモリセルセルから構成されるマト
リックスのメモリセルアレイ101と、上記デコーダよっ
て選択されたセルから出力されるデータRをラッチするD
ラッチ回路102と、該データを出力する出力バッファ104
と、上記Dラッチ回路102のクロック信号を発生するラッ
チ信号発生回路１から構成されている。なお、ここで用
いる多くの符号は図４の符号と同一である
【００１２】上記ラッチ信号発生回路１の回路構成は下
記の通りである。内部アドレス信号Aiと該内部アドレス
信号Aiを入力とするディレイ素子2の出力の２つの信号
を入力とするエクシクルーシブOR回路3の出力ATはアド
レス信号が変化すると、ディレイ時間幅をもつのワンシ
ョット信号になる。Dラッチ回路4はAT信号の活性化期間
にCASBの状態を確認しその状態を信号MDとして保持す
る。CASBをディレイ長が異なるディレイ素子5，ディレ
イ素子6に入力し出力AD、BDを得る。ディレイ素子6はSP
ECで決定されたtCASとtAAの差以上のディレイ値で、デ
ィレイ素子5はSPECで決定されているtCP以内のディレイ
値である。前記信号MDの状態によって前記AD、BDを選択
するセレクター回路7によってAD、BDのいずれかをDとし
て出力する。そして信号Dを入力とするインバータ回路1
03の出力信号DLを得る。信号DLがReadデータを内部で保
持する為の信号で、DLによって前記ReadデータRをDラッ
チ回路102で保持する。
【００１３】次に図２、図３の各部信号のタイムチャー
トを参照して、ラッチ信号発生回路の動作の説明をす
る。図２のタイミング波形は、tCAS:20nS以下のtAAサイ
クルにおけるCASBの波形、アドレスAi,アドレス遷移検
出回路のワンショット出力AT,動作モード検出回路出力M
D,CASBの遅延出力BD,CASBの遅延出力AD,動作モード選択
セレクタ出力D,Dラッチ回路102のクロックDL,データ出
力I/Oの波形である。図２においてCASBの降下と同時に
アドレスを切り替えると信号ATが活性化したときにCASB
が低電位になっているので信号MDは低電位なり、信号線
Dには信号BDが伝達される。図３の波形を参照してtCP:M
inにおけるtACPサイクルでの内部動作を説明する。tACP
時にはCASBが上昇する時にアドレスを切り替えるので、
信号ATが活性化した時にはCASBが高電位になっている。
よって信号MDは高電位となり、信号線Dには信号ADが伝
達される。
【００１４】
【発明の効果】アドレスが切り替わった時の内部信号で
CASBの状態を検知することによって各Readサイクル独自
に設定されたディレイ値を切り替えて、それによりtAA
モード、tACPモード、tCACモードにおいてもReadデータ
をラッチ及びラッチ解除を行うことができるという利点
がある。
【図面の簡単な説明】
【図１】 本発明の半導体記憶装置の概略構成図であ
る。
【図２】 本発明の半導体記憶装置のtAAモードにおけ
る読み出し動作のタイムチャートである。
【図３】 本発明の半導体記憶装置のtACPモードにおけ
る読み出し動作のタイムチャートである。
【図４】 従来の半導体記憶装置の概略構成図である。
【図５】 従来の異常動作時の半導体記憶装置の読み
出し動作のタイムチャートである。
【図６】 従来の正常動作での半導体記憶装置の読み出
し動作のタイムチャートである。
【符号の説明】
１…ラッチ信号発生回路 ２…ディレイ素子 ３…Ex.OR回路素子 ４…Dラッチ回路 ５…ディレイ素子 ６…ディレイ素子 ７…データセレクター １００…デコーダ １０１…メモリセ
ルアレイ １０２…Dラッチ回路 １０３…インバー
タ １０４…出力バッファ
【手続補正書】
【提出日】平成１１年８月１６日（１９９９．８．１
６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】請求項１に記載の発明
は、アドレス信号が入力されるデコーダと、メモリセル
から構成されるマトリックス・メモリセルアレイと、上
記デコーダよって選択されたセルから出力されるデータ
をラッチするDラッチと、該データを出力する出力バッ
ファと、上記Dラッチのクロック信号を発生するラッチ
信号発生回路を具備する半導体記憶装置において、上記
ラッチ信号発生回路は、読み出し動作サイクルのそれぞ
れに対応した読み出しデータラッチタイミングを有する
信号を発生すること、及び、ｔＣＡＳが最小であるｔＡ
Ａモードまたは、ｔＣＰが最小であるｔＡＣＰモードの
いずれかで動作することを特徴としている。請求項２に
記載の発明は、請求項１に記載の半導体記憶装置におい
て、上記半導体記憶装置は、EDORAMであることを特徴と
する。請求項３に記載の発明は、請求項１に記載の半導
体記憶装置において、上記半導体記憶装置はEDORAMであ
り、外部アドレス信号が変化したときの外部CASB信号の
状態を知るにとによって各種読み出し動作タイミングを
検知し、読み出しデータをラッチする時間を変化させる
ことができることを特徴としている。請求項４に記載の
発明は、アドレス信号をデコーダに入力し、メモリセル
アレイのセルを選択してデータを読み出し、該データを
Dラッチにラッチし、出カバッファから出力する半導体
記憶装置において、アドレス信号が変化したときにワン
ショット信号を発生する遅延素子とEx.0Rゲートから構
成されるアドレス遷移検出回路と、上記ワンショット信
号をクロックとし、CASB信号を入力とするDラッチで構
成される動作モード検知回路と、上記動作モード検知回
路の出力の電位によって、前記CASB信号を入力とした２
つのディレイ素子D1、ディレイ素子D2の出力のいずれか
を選択し、各読み出し動作モードに応じたデータラッチ
信号を発生するセレクターと、から構成されるラッチ信
号発生回路を具備していることを特徴としている。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１２月２４日（１９９９．１２．
２４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】請求項１に記載の発明
は、アドレス信号が入力されるデコーダと、メモリセル
から構成されるマトリックス・メモリセルアレイと、上
記デコーダよって選択されたセルから出力されるデータ
をラッチするDラッチと、該データを出力する出力バッ
ファと、上記Dラッチのクロック信号を発生するラッチ
信号発生回路を具備する半導体記憶装置において、上記
ラッチ信号発生回路は、半導体記憶装置が、ｔＣＡＳが
最小であるｔＡＡモードまたは、ｔＣＰが最小であるｔ
ＡＣＰモードのいずれの読み出し動作サイクルで動作す
るかを検出して、読み出し動作サイクルのそれぞれに対
応した読み出しデータラッチタイミングを有する信号を
発生する手段を有することを特徴としている。請求項２
に記載の発明は、請求項１に記載の半導体記憶装置にお
いて、上記半導体記憶装置は、EDORAMであることを特徴
とする。請求項３に記載の発明は、請求項１に記載の半
導体記憶装置において、上記半導体記憶装置はEDORAMで
あり、外部アドレス信号が変化したときの外部CASB信号
の状態を知るにとによって各種読み出し動作タイミング
を検知し、読み出しデータをラッチする時間を変化させ
ることができることを特徴としている。請求項４に記載
の発明は、アドレス信号をデコーダに入力し、メモリセ
ルアレイのセルを選択してデータを読み出し、該データ
をDラッチにラッチし、出カバッファから出力する半導
体記憶装置において、アドレス信号が変化したときにワ
ンショット信号を発生する遅延素子とEx.0Rゲートから
構成されるアドレス遷移検出回路と、上記ワンショット
信号をクロックとし、CASB信号を入力とするDラッチで
構成される動作モード検知回路と、上記動作モード検知
回路の出力の電位によって、前記CASB信号を入力とした
２つのディレイ素子D1、ディレイ素子D2の出力のいずれ
かを選択し、各読み出し動作モードに応じたデータラッ
チ信号を発生するセレクターと、から構成されるラッチ
信号発生回路を具備していることを特徴としている。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 アドレス信号が入力されるデコーダと、
    メモリセルから構成されるマトリックス・メモリセルア
    レイと、上記デコーダよって選択されたセルから出力さ
    れるデータをラッチするDラッチと、該データを出力す
    る出力バッファと、上記Dラッチのクロック信号を発生
    するラッチ信号発生回路を具備する半導体記憶装置にお
    いて、 上記ラッチ信号発生回路は、読み出し動作サイクルのそ
    れぞれに対応した読み出しデータラッチタイミングを有
    する信号を発生することを特徴とする半導体記憶装置。
  2. 【請求項２】 上記半導体記憶装置は、EDORAMであり、
    tAAモード及びtACPモードの読み出し動作のタイミング
    を有していることを特徴とする請求項１に記載の半導体
    記憶装置。
  3. 【請求項３】 外部アドレス信号が変化したときの外部
    CASB信号の状態を知ることによって各種Read動作タイミ
    ングを検知し、読み出しデータをラッチする時間を変化
    させることが可能な請求項１に記載の半導体記憶装置。
  4. 【請求項４】 アドレス信号をデコーダに入力し、メモ
    リセルアレイのセルを選択してデータを読み出し、該デ
    ータをDラッチにラッチし、出力バッファから出力する
    半導体記憶装置において、上記半導体記憶装置はアドレ
    ス信号が変化したときにワンショット信号を発生する遅
    延素子とEx.ORゲートから構成されるアドレス遷移検出
    回路と、 上記ワンショット信号をクロックとし、CASB信号を入力
    とするDラッチで構成される動作モード検知回路と、 上記動作モード検知回路の出力の電位によって、前記CA
    SB信号を入力とした２つのディレイ素子D1、ディレイ素
    子D2の出力のいずれかを選択し、各読み出し動作モード
    に応じたデータラッチ信号を発生するするデータセレク
    ターと、 から構成されるラッチ信号発生回路を具備する半導体記
    憶装置。
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