KR19990048159A

KR19990048159A - 반도체 메모리 장치

Info

Publication number: KR19990048159A
Application number: KR1019970066775A
Authority: KR
Inventors: 황상준; 김치욱
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-12-08
Filing date: 1997-12-08
Publication date: 1999-07-05

Abstract

독출 동작에 있어서의 데이터 경로가, 셀 어레이, 다수의 입출력 게이트들; 입출력 멀티플렉서, 입출력 센싱 증폭기, 입출력 데이터 멀티플렉서, 래치 제어 신호 발생기, 데이터 출력 버퍼, 및 데이터 출력 구동부를 구비하는 반도체 메모리 장치가 개시되어 있다. 입출력 멀티플렉서는 다수의 제 1 입출력 라인들의 데이터들을 다수의 제 2 입출력 라인으로 전송한다. 입출력 센싱 증폭기는 다수의 제 2 입출력 라인들에 실려져 있는 데이터들을 입력하여 이들을 감지하고 증폭시켜 다수의 데이터 입출력 라인들로 출력한다. 래치 제어 신호 발생기는 클럭 신호에 의해서 제어되어 래치 제어 신호를 발생시킨다. 데이터 입출력 멀티플렉서는 래치 제어 신호에 의해서 제어되어, 다수의 데이터 입출력 라인들의 데이터를 다수의 데이터 버퍼 라인들로 출력한다. 데이터 입출력 버퍼는 클럭 신호에 의해서 제어되어, 다수의 데이터 버퍼 라인들로부터 전송되는 데이터들을 입력하여 버퍼링한다. 데이터 출력 구동부는 데이터 입출력 버퍼에 버퍼링되어 있는 데이터들을 입력하여 구동하여 출력한다. 본 발명에 의하면, 독출 동작에 따른 데이터 경로는 클럭 신호 펄스의 폴링 에지에 트리거되어 발생되는 래치 제어 신호에 의해서 제어되어 데이터가 데이터 버퍼 라인을 거쳐 데이터 출력 버퍼로 전달되게 되어 있으므로, 공정 변화 및 회로 설계 변경에 따라 고속으로 동작하는 칩회로의 설계가 가능하게 되는 효과를 가진다.

Description

반도체 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 독출 사이클(Read Cycle)에서의 데이터 경로(Data Path)가 공정 변화와 회로 설계 변경에 따라 고속으로 동작할 수 있도록 구성되어 있는 반도체 메모리 장치에 관한 것이다.

반도체 기술이 발달함에 따라 칩회로의 집적도 및 동작 속도가 점점 증가되고 있으며, 또한 시스템 클럭과 동기하여 동작하는 동기식 반도체 메모리 장치가 출현하게 되었다.

각각 정보를 저장할 수 있는 메모리 셀(Memory Cell)들을 다수 포함하고 있는 복수의 메모리 어레이(Memory Array) 군들로써 구성되어 있는 동기식 반도체 메모리 장치는 동작 주파수를 높이기 위하여 데이터 출력시에 칼럼 어드레스 스트로우브(CAS: Column Address Strobe) 레이턴시(Latency) 기능을 사용하고 있다.

도 1은 종래의 동기식 반도체 메모리 장치에 있어서 독출 동작시의 데이터 경로 상의 회로의 블록도를 나타내고 있다.

도 1을 참조하면, 종래의 동기식 반도체 메모리 장치에 있어서 독출 동작시의 데이터 경로 상의 회로는 셀 어레이(110), 입출력 게이트(120), 입출력 멀티플렉서(130), 입출력 센스 증폭기(140), 데이터 입출력 멀티플렉서(150), 데이터 출력 버퍼(160), 및 데이터 출력 구동부(170)를 구비한다.

셀 어레이(110)는 각각 다수의 메모리 셀들 중에서 해당되는 메모리 셀들이 접속되어 있는 다수의 비트 라인(BL)들과, 각각 다수의 비트 라인(BL)들 중에서 해당되는 비트 라인(BL) 사이에 접속되어 있는 복수의 비트 라인 센싱 증폭기들로써 구성되어 있다.

입출력 게이트(120)는 셀 어레이(110)로부터 출력되는 데이터를 해당되는 입출력 라인에 전송하기 위한 것이다. 입출력 게이트(120)는 각각 칼럼 선택 라인(CSL)에 의해서 인에이블 되어 셀 어레이(110)로부터 출력되는 데이터를 해당되는 입출력 라인들(IO1,IOB1)에 전송하는 다수의 패스 트랜지스터들로써 구성되어 있다.

입출력 멀티플렉서(130)는 입출력 라인들(IO1,IOB1)을 통하여 전송되는 데이터를 입출력 라인들(IO2,IOB2)로 전송한다.

입출력 센싱 증폭기(140)는 신호(FRP)에 의해서 제어되어, 입출력 라인들(IO2,IOB2)에 실려져 있는 데이터들을 입력하여 이들을 감지하고 증폭시켜 데이터 입출력 라인들(DIO1,DIOB1)로 출력한다.

데이터 입출력 멀티플렉서(150)는 데이터 입출력 라인들(DIO1,DIOB1)을 통하여 전송되는 데이터들을 데이터 입출력 라인들(DIO2,DIOB2)로 전송한다.

데이터 입출력 버퍼(160)는 클럭 신호(PCLKDQ)에 의해서 제어되어, 데이터 입출력 라인들(DIO2,DIOB2)로부터 전송되는 데이터들을 입력하여 버퍼링(Buffering)한다.

데이터 출력 구동부(170)는 데이터 입출력 버퍼(160)에 버퍼링되어 있는 데이터들을 입력하여 이들을 구동하여 출력한다.

도 2는 도 1에 있어서, CAS 레이턴시가 1인 경우의 동작을 설명하기 위한 여러 신호들의 타이밍도를 나타내고 있다. 여기서 버스트 길이(Burst Length)가 2인 경우에 대하여 고려하고 있으며 칼럼 어드레스 스트로우브 명령 후 데이터가 출력되는 데까지 걸리는 시간, tAA가 16nsec인 경우에 대하여 고려하고 있다.

도 2를 참조하여 도 1에 있어서 CAS 레이턴시가 1인 경우의 동작을 설명하면 아래와 같다.

CAS 레이턴시가 1인 경우에는 첫 번째 클럭(CLK1)에 의해서 해당되는 칼럼 선택 라인(CSL)이 인에이블 되어 데이터가 입출력 라인들(IO1,IOB1,IO2,IOB2), 데이터 입출력 라인(DIO1,DIOB1,DIO2,DIOB2), 및 데이터 출력 버퍼(160)에 전달되고 첫 번째 클럭(CLK1) 사이클 내에서 외부로 출력된다. 따라서 칼럼 어드레스 스트로우브(CASB) 명령 후 데이터가 출력되는 데까지 걸리는 시간, tAA가 16nsec이므로 시스템 인터페이스(System Interface) 상에서의 로딩(Loading)에 의한 지연시간, 예컨대 약 2 nsec를 고려하면 클럭(CLK)의 한 사이클을 18 nsec로 동작시킬 수 있다. 즉 사이클 타임(tCC)을 18 nsec로 동작시키면서 첫 번째 클럭(CLK1)에서 출력되는 데이터를 두 번째 클럭(CLK2)에서 패치(Fetch)해가고 두 번째 클럭(CLK2)에서 출력되는 데이터를 세 번째 클럭(CLK3)에서 패치해 갈 수 있다. 이 때 CAS 레이턴시가 1인 경우의 최대 동작 주파수는 55.5 MHz가 된다.

도 3은 도 1에 있어서 CAS 레이턴시가 2인 경우의 동작을 설명하기 위한 여러 신호들의 타이밍도를 나타내고 있다. 여기서도 도 2의 경우에서와 같이 버스트 길이(Burst Length)가 2인 경우에 대하여 고려하고 있으며 칼럼 어드레스 스트로우브 명령 후 데이터가 출력되는 데까지 걸리는 시간, tAA가 16nsec인 경우에 대하여 고려하고 있다.

도 3을 참조하여 도 1에 있어서 CAS 레이턴시가 2인 경우의 동작을 설명하면 아래와 같다.

CAS 레이턴시가 2인 경우에는 첫 번째 클럭(CLK1)에서 해당되는 칼럼 선택 라인(CSL)이 인에이블 되어 데이터는 입출력 라인들(IO1,IOB1,IO2,IOB2)을 거쳐 데이터 입출력 라인들(DIO1DIOB1,DIO2,DIOB2)까지 전달된다. 이 때 걸리는 시간은 첫 번째 클럭(CLK1)에서부터 약 11 nsec 정도 된다. 데이터 입출력 라인들(DIO2,DIOB2)에 래치(Latch)되어 있는 데이터는 두 번째 클럭(CLK2)에 의해 인에이블 되는 클럭 신호(PCLKDQ)에 의해 데이터 출력 버퍼(160)에 전달되어 외부로 출력되게 된다. 이 때 두 번째 클럭(CLK2)에서부터 클럭 신호(PCLKDQ)가 인에이블 되기까지는 약 2 nsec정도 걸리고, 클럭 신호(PCLKDQ)가 인에이블 된 후 데이터가 출력될 때까지는 약 4 nsec 정도 걸린다. 즉, CAS 레이턴시가 2인 경우에는 클럭 사이클 타임(tCC)을 약 10 nsec로 하면서 첫 번째 클럭(CLK1)에서 해당되는 칼럼 선택 라인(CSL)을 인에이블 시키고 두 번째 클럭(CLK2)에서 데이터 출력 및 다음에 해당되는 칼럼 선택 라인(CSL)을 인에이블 시키며, 세 번째 클럭(CLK3)에서 데이터 패치 및 다음 데이터 출력, 및 네 번째 클럭(CLK4)에서 다음 데이터 패치 등의 순으로 칩회로를 동작시킬 수 있다. 이 때 CAS 레이턴시가 2인 경우의 최대 동작 주파수는 100 MHz가 된다.

도 4는 도 1에 있어서 CAS 레이턴시가 3인 경우의 동작을 설명하기 위한 여러 신호들의 타이밍도를 나타내고 있다. 여기서도 도 2의 경우에서와 같이 버스트 길이(Burst Length)가 2인 경우에 대하여 고려하고 있으며 칼럼 어드레스 스트로우브 명령 후 데이터가 출력되는 데까지 걸리는 시간, tAA가 16nsec인 경우에 대하여 고려하고 있다.

도 4를 참조하여 도 1에 있어서 CAS 레이턴시가 3인 경우의 동작을 설명하면 아래와 같다.

CAS 레이턴시가 3인 경우에는, 첫 번째 클럭(CLK1)에서 해당되는 칼럼 선택 라인(CSL)이 인에이블 되어 데이터를 입출력 라인들(IO2,IOB2)까지 전달시킨다. 이 때 걸리는 시간은 약 7nsec이다. 그리고 두 번째 클럭(CLK2)에서 신호(FRP)를 인에이블 시켜 데이터를 데이터 입출력 라인들(DIO2,DIOB2)까지 전달시킨다. 이 때 걸리는 시간은 약 4nsec이다. 그런 다음 세 번째 클럭(CLK3)에서 클럭 신호(PCLKDQ)가 인에이블 되어 데이터를 외부로 출력시킨다. 이 때 걸리는 시간은 CAS 레이턴시가 2인 경우에서와 같이 세 번째 클럭(CLK3)에서부터 클럭 신호(PCLKDQ)가 인에이블 되는 데까지 약 2nsec 걸리고 클럭 신호(PCLKDQ)가 인에이블 된 후 데이터가 출력되는 데까지 약 4nsec 정도가 걸린다. 즉, CAS 레이턴시가 3인 경우에는 클럭 사이클 타임(tCC)을 7nsec로 하면서 첫 번째 클럭에서 해당되는 칼럼 선택 라인(CSL)을 인에이블 시키고, 두 번째 클럭에서 신호(FRP)에 의해 데이터를 데이터 입출력 라인들(DIO2,DIOB2)에 래치하고 다음에 해당되는 칼럼 선택 라인(CSL)을 인에이블 시키고, 세 번째 클럭(CLK3)에서 데이터 출력 및 다음에 해당되는 데이터를 신호(FRP)에 의해 데이터 입출력 라인들(DIO2,DIOB2)에 래치하고, 네 번째 클럭(CLK4)에서 데이터 패치 및 다음에 해당되는 데이터를 출력하고, 다섯 번째 클럭(CLK5)에서 다음에 해당되는 데이터를 패치하는 순서대로 칩회로를 동작시킬 수 있다. 이 때 CAS 레이턴시가 3인 경우의 최대 동작 주파수는 143 MHz가 된다.

이와 같이 칼럼 어드레스 스트로우브(CASB) 명령 후 데이터가 출력될 때까지 걸리는 시간, tAA가 16nsec인 칩회로에 있어서, CAS 레이턴시에 따라 칩회로를 최대로 동작시킬 수 있는 주파수가 다르게된다.

그러나 종래의 기술에서는 칼럼 어드레스 스트로우브(CASB) 명령 후 데이터가 출력될 때까지 걸리는 시간, tAA에 따른 칩회로의 동작 속도가 공정 변화 및 회로 설계 변경에 의해 증가하게 되면 CAS 레이턴시에 따른 칩회로의 동작 속도를 증가시키는 데 문제가 발생하게 된다.

도 5는 도 1에 있어서, 칼럼 어드레스 스트로우브(CASB) 명령 후 데이터가 출력될 때까지 걸리는 시간, tAA에 따른 동작 속도가 증가할 때 CAS 레이턴시가 3인 경우의 동작을 설명하기 위한 여러 신호들의 타이밍도를 나타내고 있다.

도 5를 참조하여 도 1에 있어서 칼럼 어드레스 스트로우브(CASB) 명령 후 데이터가 출력될 때까지 걸리는 시간, tAA에 따른 동작 속도가 증가할 때 CAS 레이턴시가 3인 경우의 동작을 설명하면 아래와 같다.

공정 변화 및 회로 설계 변경에 의해 트랜지스터의 특성이 좋아지거나 데이터 경로를 통한 동작 속도가 증가하게 되면, 칼럼 어드레스 스트로우브(CASB) 명령 후 데이터가 출력될 때까지 걸리는 시간, tAA에 따른 동작 속도가 증가하게 된다. 따라서, 첫 번째 클럭(CLK1)에서의 해당되는 칼럼 선택 라인(CSL) 인에이블 시점, 두 번째 클럭(CLK2)에서의 신호(FRP) 발생 시점, 및 두 번째 클럭(CLK2)과 세 번째 클럭(CLK3)에서의 클럭 신호(PCLKDQ)의 발생 시점이 모두 빨라지게 된다. 그러나 그 속도 증가의 정도는 지연 경로가 길고 짧음에 따라 다르게 나타난다. 즉 첫 번째(CLK1)에서의 해당되는 칼럼 선택 라인(CSL)의 인에이블 시점과 두 번째 클럭(CLK2)에서의 신호(FRP)의 발생 시점은 지연이 긴 부분이므로, 상대적으로 지연이 짧은 두 번째 클럭(CLK2)과 세 번째 클럭(CLK3)에서의 클럭 신호(PCLKDQ) 발생 시점보다 속도 증가가 많이 된다. 이러한 경우에 도 5에 나타나있는 바와 같이, 마진부분(B)에 손상이 일어나게 되어 데이터가 데이터 입출력 라인(DIO)에 전송되는 발생 시점(c)과 클럭 신호(PCLKDQ)의 하이('H') 레벨의 펄스 구간(e)이 겹치게 되면 칩회로는 오동작을 하게 되어 세 번째 클럭(CLK3)과 네 번째 클럭(CLK4)에서 출력되어야 하는 데이터가 두 번째 클럭(CLK2)과 세 번째 클럭(CLK3)에서 출력되게 된다. 또한 마진 부분(B)을 개선하기 위하여 두 번째 클럭(CLK2)에서 발생하는 신호(FRP)의 인에이블 시점을 지연시키면 마진부분(A)에 손상이 가게되어, 첫 번째 클럭(CLK1)에서 인에이블 되는 칼럼 선택 라인(CSL)에 의해 입출력 라인(IO)에 래치 되어 있는 데이터가 신호(FRP)에 의해 데이터 입출력 라인(DIO)에 전달되기 못한 상태이기 때문에 칼럼 선택 라인(CSL) 디스에이블로 인해 데이터가 리셋(Reset)될 우려가 생기게 된다. 즉 발생시점(c)과 발생시점(d)을 빠르게 하면 마진부분(B)에 손상이 생기게 되어 클럭 신호(PCLKDQ)의 하이('H') 레벨 펄스 구간들(e,f)이 중복되어 칩이 오동작을 하고, 발생시점(c)과 발생시점(d)을 느리게 하면 마진부분(A)에 손상이 생기게 되어 데이터가 입출력 라인(IO)에서 데이터 입출력 라인(DIO)으로 전달되지 못하여 칩이 오동작(도 5의 DOUT' 참조)을 하게 되는 문제가 생긴다.

따라서 본 발명의 목적은 반도체 메모리 장치에 있어서, 독출 사이클(Read Cycle)에서의 데이터 경로(Data Path)가 공정 변화와 회로 설계 변경에 따라 고속으로 동작할 수 있도록 구성되어 있는 반도체 메모리 장치를 제공하는 데 있다.

도 1은 종래의 반도체 장치에 있어서 데이터 경로 부분의 블록도이다.

도 2는 도 1의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.

도 3은 도 1의 다른 동작을 설명하기 위한 여러 신호들의 타이밍도이다.

도 4는 도 1의 또 다른 동작을 설명하기 위한 여러 신호들의 타이밍도이다.

도 5는 도 1의 또 다른 동작에 있어서 오동작을 설명하기 위한 여러 신호들의 타이밍도이다.

도 6은 본 발명의 실시예에 따른 반도체 메모리 장치에 있어서 데이터 경로 부분의 블록도를 나타내고 있다.

도 7은 도 6의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.

도 8은 도 6에 있어서 래치 제어 신호 발생기의 구체적인 일 실시예에 따른 회로의 회로도이다.

도 9는 도 6에 있어서 데이터 입출력 멀티플렉서의 구체적인 일 실시예에 따른 회로의 회로도이다.

* 도면의 부호에 대한 자세한 설명

IO1,IOB1,IO2,IOB2: 입출력 라인들, CSL: 칼럼 선택 라인,

DIO1,DIOB1,DIO2,DIOB2:데이터 입출력 라인들, DOUT: 출력 데이터,

PCLKDQ: 클럭 신호, CLK1 내지 CLK5: 첫 번째 내지 다섯 번째 클럭 신호,

DB,DBB: 데이터 버퍼 라인들, CL3: 레이턴시 신호,

SRP: 래치 제어 신호, X4B: 멀티플렉서 제어 신호,

PVCCH: 프리차지 신호, VCC: 전원 단자.

상기 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리 장치에 있어서 독출 동작에 있어서의 데이터 경로가, 각각, 다수의 메모리 셀들 중에서 해당되는 메모리 셀들이 접속되어 있는 다수의 비트 라인들, 및 각각, 상기 다수의 비트 라인들 중에서 해당되는 두 개의 비트 라인들 사이에 접속되어 있는 다수의 비트 라인 센싱 증폭기들로써 구성되어 있는 셀 어레이; 각각, 해당되는 칼럼 선택 라인에 의해서 제어되어, 상기 다수의 비트 라인들 중에서 해당되는 비트 라인에 실려있는 데이터를 다수의 제 1 입출력 라인들 중에서 해당되는 제 1 입출력 라인으로 전송하는 다수의 입출력 게이트들; 상기 다수의 제 1 입출력 라인들로부터 전송되는 데이터들을 제 2 입출력 라인으로 전송하는 입출력 멀티플렉서; 상기 다수의 제 2 입출력 라인들에 실려져 있는 데이터들을 입력하여 이들을 감지하고 증폭시켜 다수의 데이터 입출력 라인들로 출력하는 입출력 센싱 증폭기; 클럭 신호에 의해서 제어되어 래치 제어 신호를 발생시키는 래치 제어 신호 발생기; 상기 래치 제어 신호에 의해서 제어되어, 상기 다수의 데이터 입출력 라인들로부터 전송되는 데이터들을 다수의 데이터 버퍼 라인들로 출력하는 데이터 입출력 멀티플렉서; 상기 클럭 신호에 의해서 제어되어, 상기 다수의 데이터 버퍼 라인들로부터 전송되는 데이터들을 입력하여 버퍼링하는 데이터 입출력 버퍼; 및 상기 데이터 입출력 버퍼에 버퍼링되어 있는 데이터들을 입력하여 구동하여 출력하는 데이터 출력 구동부를 구비하는 것을 특징으로 한다.

이어서 첨부한 도면들을 참조하여 본 발명의 실시예에 대하여 자세히 설명하기로 한다.

도 6은 본 발명의 실시예에 따른 반도체 메모리 장치에 있어서 데이터 경로의 회로의 블록도를 나타내고 있다.

도 6을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치에 있어서 데이터 경로의 회로는 셀 어레이(610), 입출력 게이트 블록(620), 입출력 멀티플렉서(630), 입출력 센싱 증폭기(640), 래치 제어 신호 발생기(650), 데이터 입출력 멀티플렉서(660), 데이터 입출력 버퍼(670), 및 데이터 출력 구동부(680)를 구비한다.

셀 어레이(610)는 각각, 다수의 메모리 셀들 중에서 해당되는 메모리 셀들이 접속되어 있는 다수의 비트 라인(BL)들, 및 각각, 상기 다수의 비트 라인들 중에서 해당되는 두 개의 비트 라인들 사이에 접속되어 있는 다수의 비트 라인 센싱 증폭기들로써 구성되어 있다.

입출력 게이트 블록(620)은 각각, 해당되는 칼럼 선택 라인(CSL)에 의해서 제어되어, 비트 라인(BL)들 중에서 해당되는 비트 라인(BL)과 입출력 라인들(IO1,IOB1) 중에서 해당되는 입출력 라인 사이에 접속되어 있는 입출력 게이트들로써 구성되어 있다. 입출력 게이트 블록(620)은 각각, 해당되는 칼럼 선택 라인(CSL)에 의해서 제어되어, 비트 라인(BL)들 중에서 해당되는 비트 라인(BL)에 실려있는 데이터를 입출력 라인들(IO1,IOB1) 중에서 해당되는 입출력 라인으로 전송하는 패스 트랜지스터들로써 구성되어 있다.

입출력 멀티플렉서(630)는 입출력 라인들(IO1,IOB1)로부터 전송되는 데이터들을 입출력 라인들(IO2,IOB2)로 전송한다.

입출력 센싱 증폭기(640)는 입출력 라인들(IO2,IOB2)에 실려져 있는 데이터들을 입력하여 이들을 감지하고 증폭시켜 데이터 입출력 라인들(DIO,DIOB)로 출력한다.

래치 제어 신호 발생기(650)는 클럭 신호(PCLKDQ)에 의해서 제어되어 래치 제어 신호(SRP)를 발생시킨다.

데이터 입출력 멀티플렉서(660)는 래치 제어 신호(SRP)에 의해서 제어되어, 데이터 입출력 라인들(DIO,DIOB)로부터 전송되는 데이터들을 데이터 버퍼 라인들(DB,DBB)로 전송한다.

데이터 입출력 버퍼(670)는 클럭 신호(PCLKDQ)에 의해서 제어되어, 데이터 버퍼 라인들(DB,DBB)로부터 전송되는 데이터들을 입력하여 버퍼링(Buffering)한다.

데이터 출력 구동부(680)는 데이터 입출력 버퍼(670)에 버퍼링되어 있는 데이터들을 입력하여 이들을 구동하여 출력한다.

로 액티브(Row Active)후 CAS 명령이 클럭(CLK)에 동기되면, 첫 번째 클럭(CLK1)에 의해 해당되는 칼럼 선택 라인(CSL)이 인에이블 되고 데이터는 비트 라인(BL)에서 해당되는 입출력 게이트(620)를 거치고 입출력 멀티플렉서(630)를 거쳐 입출력 라인들(IO2,IOB2)에 래치 하게 된다. 그리고 두 번째 클럭(CLK2)에 의해 신호(FRP)가 인에이블 되면 입출력 센싱 증폭기(640)가 동작하여 데이터는 데이터 입출력 라인들(DIO,DIOB)로 전달된다. 그 다음 두 번째 클럭(CLK2)에서 발생한 클럭 신호(PCLKDQ) 펄스의 폴링 에지(Falling Edge)를 받아 발생되는 래치 제어 신호(SRP)에 의해 데이터는 데이터 입출력 라인들(DIO,DIOB)에서 데이터 버퍼 라인들(DB,DBB)로 전달된다. 그리고 세 번째 클럭(CLK3)에서 발생한 클럭 신호(PCLKDQ)에 의해 데이터는 데이터 출력 버퍼(670)에 전달되어 데이터 출력 구동부(680)를 통하여 외부로 출력된다.

도 7은 도 6에 있어서 CAS 레이턴시가 3인 경우의 동작을 설명하기 위한 여러 신호들의 타이밍도를 나타내고 있다.

도 7을 참조하여 도 6에 있어서 CAS 레이턴시가 3인 경우의 동작을 설명하면 아래와 같다.

첫 번째 클럭(CLK1)에서 칼럼 어드레스 스트로우브(CASB) 신호에 의해 독출 명령이 동기되면 첫 번째 클럭(CLK1)에 의해 해당되는 칼럼 선택 라인(CSL)이 인에이블 되어 데이터를 입출력 라인들(IO2,IOB2)에 래치 하게 된다. 그리고 두 번째 클럭(CLK2)에 의해 클럭 신호(PCLKDQ)가 발생하고 클럭 신호(PCLKDQ)의 폴링 에지(Falling Edge)에 의해 래치 제어 신호(SRP) 펄스가 발생하게 되는 데 이에 의해 데이터가 데이터 입출력 라인들(DIO,DIOB)에서 데이터 버퍼 라인들(DB,DBB)로 전달되게 된다. 그리고 세 번째 클럭(CLK3)에서 발생한 클럭 신호(PCLKDQ)에 의해 데이터는 데이터 출력 버퍼(670)에 전달되어 외부로 출력되게 된다. 여기서 래치 제어 신호(SRP)의 발생 시점은 클럭 신호(PCLKDQ)의 폴링 에지에 의해 결정되므로 마진 부분(B), 즉 펄스 신호(PCLKDQ)의 하이('H') 레벨 구간(f)과 래치 제어 신호(SRP)에 의해 데이터가 데이터 버퍼 라인들(DB,DBB)로 전달되는 구간(i)이 중복되지 않는다.

도 8은 도 6에 있어서 래치 제어 신호 발생기(640)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.

도 8을 참조하면, 도 6에 있어서 래치 제어 신호 발생기(640)의 구체적인 일 실시예에 따른 회로는 NAND 게이트들(642,644,646), 지연부(647), 및 인버터(648)를 구비한다.

NAND 게이트(642)는 CAS 레이턴시가 3인 경우에만 액티브 되는 레이턴시 신호(CL3)와 클럭 신호(PCLKDQ)를 입력하여 이들을 논리 곱하고 인버팅 하여 출력한다. 즉 NAND 게이트(642)는 CAS 레이턴시가 3인 경우에만 액티브 되는 레이턴시 신호(CL3)와 클럭 신호(PCLKDQ)를 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.

NAND 게이트(644)는 NAND 게이트(642)로부터 출력되는 신호와 레이턴시 신호(CL3)를 입력하여 이들을 논리 곱하고 인버팅 하여 출력한다. 즉 NAND 게이트(644)는 NAND 게이트(642)로부터 출력되는 신호와 레이턴시 신호(CL3)를 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.

지연부(647)는 NAND 게이트(644)로부터 출력되는 신호를 입력하여 이를 소정 기간 지연하여 출력한다.

NAND 게이트(646)는 NAND 게이트(642)로부터 출력되는 신호와 지연부(647)로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력한다. 즉 NAND 게이트(646)는 NAND 게이트(642)로부터 출력되는 신호와 지연부(647)로부터 출력되는 신호를 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.

인버터(648)는 NAND 게이트(646)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 래치 제어 신호(SRP)로서 출력한다.

도 9는 도 6에 있어서 데이터 입출력 멀티플렉서(660)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.

도 9를 참조하면, 도 6에 있어서 데이터 입출력 멀티플렉서(660)의 구체적인 일 실시예에 따른 회로는 입력 래치수단들(912,914,916,918), 출력 래치 수단들(982,984,986,988), 인버터들(934,922 내지 928,982 내지 988), 전송 게이트들(942,944,946,948,954,958), NOR 게이트들(952,956), 프리 차지 수단들(962 내지 968), 및 NAND 게이트들(932,936)을 구비한다.

입력 래치 수단들(912 내지 918)은 각각 데이터 입출력 라인들(DIOi 내지 DIOl)로부터의 데이터들 중에서 해당되는 데이터를 입력하여 래치 하여 출력한다.

인버터들(922 내지 928)은 각각 입력 래치 수단들(912 내지 918)에 래치 되어 있는 데이터들 중에서 해당되는 데이터를 입력하여 이들을 인버팅 하여 출력한다.

인버터(934)는 멀티플렉서 제어 신호(X4B)를 입력하여 이를 인버팅 하여 출력한다.

NAND 게이트(932)는 래치 제어 신호(SRP)와 멀티플렉서 제어 신호(X4B)를 입력하여 이들을 논리 곱하여 인버팅 하여 출력한다. 즉, NAND 게이트(932)는 래치 제어 신호(SRP)와 멀티플렉서 제어 신호(X4B)를 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.

NAND 게이트(936)는 래치 제어 신호(SRP)와 인버터(934)로부터 출력되는 신호를 입력하여 이들을 논리 곱하여 인버팅 하여 출력한다. 즉, NAND 게이트(932)는 래치 제어 신호(SRP)와 인버터(934)로부터 출력되는 신호를 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.

전송 게이트들(942 내지 948)은 각각 NAND 게이트(932)로부터 출력되는 신호에 의해 제어되어 인버터들(922 내지 928) 중에서 해당되는 인버터로부터 출력되는 신호를 전송한다. 즉, 전송 게이트들(942 내지 948)은 각각 래치 제어 신호(SRP)와 멀티플렉서 제어 신호(X4B)가 모두 하이('H') 레벨로 액티브 되어 있는 경우에만 인에이블 되어 인버터들(922 내지 928) 중에서 해당되는 인버터로부터 출력되는 신호를 전송한다.

NOR 게이트(952)는 입력 래치 수단들(912,914)로부터 출력되는 신호들을 입력하여 이들을 논리합하고 인버팅 하여 출력한다. 즉, NOR 게이트(952)는 입력 래치 수단들(912,914)로부터 출력되는 신호들을 입력하여 이들이 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.

NOR 게이트(956)는 입력 래치 수단들(916,918)로부터 출력되는 신호들을 입력하여 이들을 논리합하고 인버팅 하여 출력한다. 즉, NOR 게이트(956)는 입력 래치 수단들(916,918)로부터 출력되는 신호들을 입력하여 이들이 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.

전송 게이트들(954,958)은 각각 NAND 게이트(936)로부터 출력되는 신호에 의해 제어되어 NOR 게이트들(952,956) 중에서 해당되는 NOR 게이트로부터 출력되는 신호를 입력하여 전송한다. 즉, 전송 게이트들(954,958)은 각각 래치 제어 신호(SRP)가 하이('H') 레벨이고 멀티플렉서 제어 신호(X4B)가 로우('L') 레벨인 경우에만 인에이블 되어 NOR 게이트들(952,956) 중에서 해당되는 NOR 게이트로부터 출력되는 신호를 전송한다.

출력 래치 수단들(972 내지 978)은 각각 전송 게이트들(942 내지 948,954,958) 중에서 해당되는 전송 게이트로부터 출력되는 데이터를 입력하여 래치 하여 출력한다.

프리 차지 수단들(962 내지 968)은 각각 프리 차지 신호(PVCCH)에 의해서 제어되어 출력 래치 수단들(972 내지 978) 중에서 해당되는 출력 래치 수단의 입력 단자를 하이('H') 레벨로 프리 차지시킨다.

인버터(982 내지 988)는 각각 출력 래치 수단들(972 내지 978) 중에서 해당되는 출력 래치 수단에 래치 되어 있는 신호를 입력하여 이를 인버팅 하여 데이터 버퍼 라인들(DBi 내지 DBl) 중에서 해당되는 데이터 버퍼 라인으로 전송한다.

도 9에서 나타나 있는 바와 같이, 데이터 입출력 멀티플렉서(660)는 래치 제어 신호(SRP)가 하이('H') 레벨로 액티브 되어 있는 경우에만 인에이블 되어 데이터 입출력 라인들(DIOi 내지 DIOl)의 데이터들을 데이터 버퍼 라인들(DBi 내지 DBl)로 전송한다.

이와 같이, 본 발명에 의한 반도체 메모리 장치에 있어서, 독출 동작에 따른 데이터 경로는 데이터 전달 시에 데이터 입출력 라인(DIO)에서 직접 데이터 출력 버퍼(670)로 전달되지 않고 래치 제어 신호(SRP)에 의해서 제어되어 데이터가 데이터 입출력 라인(DIO), 데이터 버퍼 라인(DB)을 거쳐 데이터 출력 버퍼(670)로 전달되게 되어 있다. 여기서 래치 수단 제어 신호(SRP)의 발생 시점은 클럭 신호(PCLKDQ) 펄스의 폴링 에지에 트리거되어 발생되기 때문에, 마진 부분(B), 즉 클럭 신호(PCLKDQ)의 하이('H') 레벨인 구간(f)과 래치 수단 제어 신호(SRP)에 의해 전달되는 데이터 버퍼 라인 즉 구간(i)이 중복되지 않게 된다. 따라서 공정 변화 및 회로 설계 변경에 의하여 변화되는 마진 부분(A)은 신호(FRP)의 인에이블 시점을 빠르게 하여 개선할 수 있고 마진 부분(B)은 래치 수단 제어 신호(SRP)의 추가에 의하여 클럭 신호(PCLKDQ) 하이 레벨 펄스와 데이터 버퍼 라인(DB)이 중복되는 조건을 없앰으로써 개선되었다.

본 발명에 의하면, 반도체 메모리 장치에 있어서 독출 동작에 따른 데이터 경로는 데이터 전달 시에 데이터 입출력 라인에서 직접 데이터 출력 버퍼로 전달되지 않고 클럭 신호 펄스의 폴링 에지에 트리거되어 발생되는 래치 제어 신호에 의해서 제어되어 데이터가 데이터 입출력 라인, 데이터 버퍼 라인을 거쳐 데이터 출력 버퍼로 전달되게 되어 있으므로, 클럭 신호 하이 레벨 펄스와 데이터 버퍼 라인이 중복되지 않아 공정 변화 및 회로 설계 변경에 따라 고속으로 동작하는 칩회로의 설계가 가능하게 되는 효과를 가진다.

Claims

반도체 메모리 장치에 있어서 독출 동작에 있어서의 데이터 경로가,

각각, 다수의 메모리 셀들 중에서 해당되는 메모리 셀들이 접속되어 있는 다수의 비트 라인들, 및 각각, 상기 다수의 비트 라인들 중에서 해당되는 두 개의 비트 라인들 사이에 접속되어 있는 다수의 비트 라인 센싱 증폭기들로써 구성되어 있는 셀 어레이;

각각, 해당되는 칼럼 선택 라인에 의해서 제어되어, 상기 다수의 비트 라인들 중에서 해당되는 비트 라인과 다수의 제 1 입출력 라인들 중에서 해당되는 제 1 입출력 라인에 접속되어 있는 다수의 입출력 게이트들;

상기 다수의 제 1 입출력 라인들의 데이터들을 다수의 제 2 입출력 라인으로 전송하는 입출력 멀티플렉서;

상기 다수의 제 2 입출력 라인들에 실려져 있는 데이터들을 입력하여 이들을 감지하고 증폭시켜 다수의 데이터 입출력 라인들로 출력하는 입출력 센싱 증폭기;

클럭 신호에 의해서 제어되어 래치 제어 신호를 발생시키는 래치 제어 신호 발생기;

상기 래치 제어 신호에 의해서 제어되어, 상기 다수의 데이터 입출력 라인들의 데이터를 다수의 데이터 버퍼 라인들로 출력하는 데이터 입출력 멀티플렉서;

상기 클럭 신호에 의해서 제어되어, 상기 다수의 데이터 버퍼 라인들로부터 전송되는 데이터들을 입력하여 버퍼링하는 데이터 입출력 버퍼; 및

상기 데이터 입출력 버퍼에 버퍼링되어 있는 데이터들을 입력하여 구동하여 출력하는 데이터 출력 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 래치 제어 신호는 상기 클럭 신호의 폴링 에지에 트리거되어 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 래치 제어 신호 발생기는,

CAS 레이턴시가 3인 경우에만 액티브 되는 제 3 레이턴시 신호와 상기 클럭 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 1 NAND 게이트;

상기 NAND 게이트로부터 출력되는 신호와 상기 제 3 레이턴시 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 2 NAND 게이트;

상기 제 2 NAND 게이트로부터 출력되는 신호를 입력하여 이를 소정 기간 지연하여 출력하는 지연부;

상기 제 1 NAND 게이트로부터 출력되는 신호와 상기 지연부로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 3 NAND 게이트; 및

상기 제 3 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 상기 래치 제어 신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 데이터 입출력 멀티플렉서는,

각각, 상기 다수의 데이터 입출력 라인들로부터 전송되는 데이터들 중에서 해당되는 데이터를 입력하여 래치 하여 출력하는 다수의 입력 래치 수단들;

각각, 상기 다수의 입력 래치 수단들에 래치 되어 있는 데이터들 중에서 해당되는 데이터를 입력하여 이들을 인버팅 하여 출력하는 다수의 제 1 인버터들;

멀티플렉서 제어 신호를 입력하여 이를 인버팅 하여 출력하는 제 2 인버터;

상기 래치 제어 신호와 상기 멀티플렉서 제어 신호를 입력하여 이들을 논리 곱하여 인버팅 하여 출력하는 제 1 NAND 게이트;

상기 래치 제어 신호와 상기 제 2 인버터로부터 출력되는 신호를 입력하여 이들을 논리 곱하여 인버팅 하여 출력하는 제 2 NAND 게이트;

각각, 상기 제 1 NAND 게이트로부터 출력되는 신호에 의해 제어되어, 상기 다수의 제 1 인버터들 중에서 해당되는 인버터로부터 출력되는 신호를 전송하는 다수의 제 1 전송 게이트들;

각각, 상기 다수의 입력 래치 수단들 중에서 해당되는 두 개의 입력 래치 수단들로부터 출력되는 신호들을 입력하여 이들을 논리 합하여 출력하는 다수의 NOR 게이트들;

각각, 상기 제 2 NAND 게이트로부터 출력되는 신호에 의해서 제어되어, 상기 다수의 NOR 게이트들 중에서 해당되는 NOR 게이트로부터 출력되는 신호를 전송하는 다수의 제 2 전송 게이트들;

상기 다수의 제 1 전송 게이트들과 상기 다수의 제 2 전송 게이트들로부터 출력되는 신호들 중에서 해당되는 신호를 입력하여 래치 하는 다수의 출력 래치 수단들;

각각, 상기 다수의 출력 래치 수단에 래치 되어 있는 신호를 입력하여 이들을 인버팅 하여 출력하는 다수의 제 3 인버터들; 및

각각, 프리 차지 신호에 의해서 제어되어 상기 다수의 출력 래치 수단들 중에서 해당되는 출력 래치 수단의 입력 단자를 하이 레벨로 프리 차지 시키는 다수의 프리 차지 수단들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서, 상기 다수의 프리 차지 수단들은 전원 단자와 상기 다수의 출력 래치 수단들 중에서 해당되는 출력 래치 수단의 입력 단자 사이에 접속되어 있으며 상기 프리 차지 신호에 의해서 게이팅되어 있는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.