KR20050056223A - 파워 반도체 장치 및 이를 포함하는 회로 장치 - Google Patents

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KR20050056223A
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브렌단 피 켈리
스티븐 티 피케
레이몬드 제이 그로버
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

수직 절연 게이트형 전계 효과 파워 트랜지스터(3)는 각각의 두 개의 트랜지스터 셀(TC3) 사이의 경계에 주변 게이트 구조(G31, G32)가 있는 복수 개의 병렬 트랜지스터 셀(TC3)을 가진다. 게이트 구조(G31, G32)는 독자적으로 동작하도록 서로 격리되어 있는 제 1 및 제 2 게이트(G31, G32)를 포함한다. 제 1 게이트(G31)는 트렌치-게이트(21, 22)이고 제 2 게이트(G32)는 적어도 절연 평탄 게이트 영역(13, 14)을 가진다. 제 1 및 제 2 게이트(G31, G32)의 동시 동작은 이 장치(3)의 소스(16) 및 드레인(12) 영역 사이에 도전 채널(23c, 23b)을 형성시킨다. 이 장치(3)는 트렌치-게이트 장치에 근접한 온-상태 저항을 가지고, DMOS 장치보다 양호한 스위칭 수행을 하며 트렌치-게이트 장치보다 양호한 안전 동작 영역을 가진다. 장치(3)는 회로 장치(50)(도 14)에서 로우 사이드 파워 트랜지스터(6)와 직렬로 연결되어 조절된 출력 전압을 공급하는 하이 사이드 파워 트랜지스터일 수도 있다. 장치(3)는 회로 장치(60)(도 15)에서 전류를 부하(L)로 공급하는 스위치일 수도 있다. 이러한 회로 장치(50, 60)는 공급된 고정 전위를 제 1 게이트(G31)를 위한 전극(G311)에 인가하는 단자(Vcc, Vf) 및 변조 전위를 제 2 게이트(G32)를 위한 전극(G321)에 인가하는 게이트 구동 회로(573, 673)를 포함한다.

Description

파워 반도체 장치 및 이를 포함하는 회로 장치{POWER SEMICONDUCTOR DEVICES}
본 발명은 파워 반도체 장치 및 이러한 장치를 포함하는 회로 장치에배열과 관계가 있다.
전기적으로 병렬인 복수 개의 트랜지스터 셀을 갖는 액티브 영역(active area)을 구비하는 반도체 본체(semiconductor body)를 포함하는 수직 절연 게이트 전계 효과 파워 트랜지스터(vertical insulated gate field effect power transistor)에 대해서는 이미 알려져 있으며, 각 트랜지스터 셀은 제 1 도전형의 소스 영역 및 드레인 영역을 구비하는데, 이들 소스 영역 및 드레인 영역은 주변 절연 게이트 구조(peripheral insulated gate structure)에 인접하는 제 1 도전형과는 정반대의 제 2 도전형을 갖는 채널 수용 본체 영역(channel-accommodating body region)에 의해 격리되어 있다.
이러한 공지의 수직 절연 게이트형 파워 트랜지스터 장치의 두 가지 타입은 첨부도면의 도 1 및 2의 개략적 단면도에 나타나 있다.
도 1을 참조하면, 수직 MOSFET(vertical MOSFET: vertical metal-oxide-semiconductor field effect transistor) 파워 트랜지스터 반도체 장치(1)의 공지의 이중 확산 금속 산화막 반도체(double-diffused metal-oxide-semiconductor : DMOS) 형태가 도시된다. 이 장치(1)는 하부(bottom) 주표면(10b)의 반대편에 있는 상부(top) 주표면(10a)을 구비하는 단결정(monocrystalline) 실리콘 반도체 본체(10)를 포함한다. 반도체 본체(10)는 본 실시예에서 n+ 도전형, 즉 제 1 도전형으로 상대적으로 높게 도핑된 기판(11)을 포함하며, 이는 MOSFET의 드레인 영역을 구성한다. 제 1 도전형(본 실시예에서는 n 도전형)으로 상대적으로 낮게 도핑된 반도체 영역(12)은 MOSFET의 드레인 드리프트 영역(drain drift region)을 형성한다.
이 장치(1)는 공통 드레인 영역(11)을 공유하는 전기적으로 병렬로 연결된 다수 개의 트랜지스터 셀을 갖는 액티브 영역을 구비한다. 도 1은 하나의 완전한 트랜지스터 셀(TC1) 및 셀(TC1)의 양 쪽에 인접한 트랜지스터의 일부분에 대한 측방(lateral) 범위, 즉 셀 피치(cell pitch)를 나타낸다. 각각의 두 개의 인접한 트랜지스터 셀 사이의 경계에서 상부 주표면(10a) 상에 위치한 주변 절연 게이트 구조(G1) 2 개가 도시된다. 게이트 구조(G1)는 상부 주표면(10a) 상에 평면 게이트 절연층(planar gate insulation layer)(13)을 구비하고, 그 위에 게이트 도전 물질(gate conductive material)(14)이 존재하며, 층(13) 및 물질(14)은 셀(TC1)의 표면보다 안쪽에서 측방으로 뻗어있다.
드레인 드리프트 영역(12)은 인접 트랜지스터 셀의 주변 영역(peripheral region)(12a)에 있는 상부 주표면(10a)까지 뻗어있다. 각 트랜지스터 셀의 드레인 드리프트 영역(12a) 사이에는, 제 2 도전형(본 실시예에서는 p 도전형)의 본체 영역(15)과 제 1 도전형(본 실시예에서는 n+ 도전형)의 소스 영역(16)으로 구성된 이중 확산 구조가 있다. 따라서, 소스 영역(16) 및 드레인 드리프트 영역(12a)은 본체 영역(15)에 의해서 분리되어 있는데, 이 본체 영역(15)은 주변 게이트 구조(G1)의 측방의 평면 절연 게이트(13, 14)에 인접한 채널 수용 본체 영역이다. 이는 장치(1)의 온-상태에서 게이트 물질(14)에 적절한 게이트 전위가 인가될 때 본체 영역(15) 내에 측방의 도전 채널(15a)이 형성되도록 하며, 그에 따라 각 트랜지스터 셀 내에서 소스 영역(16)으로부터 도전 채널(15a)을 측방으로 통과하여 주변의 드레인 드리프트 영역(12a)으로 도달한 후 드레인 드리프트 영역(12a, 12)을 수직으로 통과하여 드레인 영역(11)으로 도달되는 경로를 따라 전류가 흐른다.
절연 영역(17)은 게이트 구조(G1) 위에 제공된다. 모든 소스 영역(16)과 접촉하는 소스 금속층(18)이 제 1 주표면(10a) 상에 절연 영역(17) 위에 위치함으로써 소스 전극(S)이 형성된다. 비록 도시하지는 않았지만, 절연 영역(17)을 관통하는 하나 이상의 윈도우를 형성하여 게이트 도전층(14)의 일부를 노출시키고 소스 금속층을 패터닝하여 별개의 게이트 전극을 제공함으로써, 절연 게이트 구조(G1)로의 전기적 연결이 가능하다. 한편 금속층(19)은 드레인 영역(11)과 오믹 컨택(ohmic contact)을 형성하여 드레인 전극(D)을 제공한다.
도 2를 참조하면, 수직 MOSFET 파워 트랜지스터 반도체 장치(2)의 공지의 트렌치-게이트(trench-gate)를 도시한다. 이 장치(2)는, 드레인 드리프트 영역(12)이 표면(10a)까지 확장되지 않는 것을 제외하고는, 도 1의 장치(1)와 동일한 방식으로 상부 및 하부 주표면(10a, 10b)을 가지는 반도체 본체(10), 제 1 도전형의 드레인 영역(11), 제 1 도전형의 드레인 드리프트 영역(12)을 포함한다.
도 2는 하나의 완전한 트랜지스터 셀(TC2) 및 셀(TC2)의 양 쪽의 인접한 트랜지스터 셀의 일부분에 대한 측방 범위(셀 피치)를 나타낸다. 각각의 2 개의 인접한 트랜지스터 셀 사이의 경계에서 트렌치(20) 내에 위치한 주변 절연 게이트 구조(G2)를 두 개 도시한다. 트렌치-게이트 구조(G2)는 제 2 도전형인 채널 수용 본체 영역(23)을 관통하여 수직 방향으로 드레인 드리프트 영역(12)까지 뻗어있으며, 트렌치의 수직벽 및 밑벽에는 절연층(21)을, 층(21) 내의 트렌치(20) 내에는 게이트 도전 물질(22)을 구비한다. 제 1 도전형의 소스 영역(24)은 상부 주표면(10a)의 하부 에 트렌치-게이트(21, 22)에 인접하여 각 트랜지스터 셀 내에 존재한다. 따라서, 소스 영역(24)과 드레인 드리프트 영역(12) 사이는 주변 절연 게이트 구조(G2)에 의해 공급되는 트렌치-게이트(21, 22)에 인접한 채널 수용 본체 영역(23)에 의해 격리된다. 이는 장치(2)가 온-상태에서 적절한 게이트 전위가 게이트 물질(22)로 인가될 때 수직 도전 채널(23a)이 본체 영역(23) 내에 형성되도록 함으로써, 소스 영역(24)으로부터 수직으로 도전 채널(23a)을 통해 드레인 드리프트 영역(12)에 이르는 각 트랜지스터 셀 내의 경로를 따라 전류가 흐르도록 한다.
절연 영역(25)은 게이트 구조(G2)의 위에 위치한다. 모든 소스 영역(24)과 접촉하는 소스 금속층(18)은 제 1 주표면(10a) 상에 절연 영역(25) 위에 위치되여 소스 전극(S)을 제공한다. 비록 도시하지는 않았지만, 절연층(21)을 액티브 트랜지스터 셀 영역 외부의 인액티브(inactive) 영역 내에서 트렌치(20)로부터 반도체 본체(10)의 상부 표면(10a) 상으로까지 연장시키고 게이트 물질(22)을 금속층에 의한 전기적 컨택을 내재하고 있는 상부 표면 절연층에까지 연장시킴으로써 게이트 전극을 제공함으로써 절연 게이트 구조(G2)로의 전기적 연결이 제공된다. 금속층(19)은 드레인 영역(11)과 오믹 컨택을 형성하여 드레인 전극(D)을 제공한다.
파워 트랜지스터의 바람직한 성질은 낮은 온-상태 전압을 갖는 것이다. 도 1 및 2를 참조로 방금 설명된 공지의 2 개의 파워 트랜지스터를 고찰하면, 양 쪽의 이러한 장치 구조가 약 200 볼트에 이르는 드레인-소스 항복(breakdown) 전압을 갖는 저전압 및 중간전압 파워 트랜지스터에 사용될 때, 장치의 온-상태 저항이 도전 채널 주변부의 총 합에 상당히 의존하고 있음을 알 수 있다. 따라서, 주어진 장치의 사이즈, 즉 주어진 액티브 트랜지스터 셀 면적을 고려하면, 그 액티브 영역 내의 많은 개수의 트랜지스터 셀로써 좀 더 낮은 온-상태 저항을 구현할 수 있다. 도 1의 DMOS 장치의 한계라고 한다면, 주변 드레인 드리프트 영역(12a)의 측방 치수를 감소시켜 트랜지스터 셀을 아주 조밀히 조립하면 이 영역에서 발생하는 "접합형(junction)-FET (JFET)" 효과에 의해 드레인(11) 쪽을 향하여 하방으로 흐르는 수직 전류 경로가 억제된다는 것이다. 도 2의 트렌치-게이트 장치는 이러한 "JFET"로 인한 단점을 가지고 있지 않으므로, 주어진 장치의 사이즈에 대해 트렌치-게이트 구조가 더 많은 트랜지스터 셀을 갖도록 할 수 있고 더 낮은 온-상태 저항을 가지도록 할 수 있다. 이는 도 2에서 셀 피치(TC2)가 도 1 의 셀 피치(TC1)보다 작다는 것을 도시함으로써 예시된다.
파워 트랜지스터의 다른 바람직한 성질은, 장치가 턴온(turn on) 및 턴오프(turn off)될 때 올바른 스위칭 수행, 즉 빠른 스위칭 및 낮은 스위칭 손실을 달성하는 데에 있다. 이는 파워 서플라이의 출력 스테이지, 예를 들면 초고주파로 연속하여 턴온 및 턴오프되는 전압 레귤레이션 모듈(voltage regulation module : VRM)에서 파워 트랜지스터가 사용되는 경우에 특히 중요하다. 도 1에 따른 DMOS 장치를 도 2 에 따른 트렌치-게이트 장치와 비교하면, 두 개의 장치가 동일한 온-상태 저항을 가지고 있는 경우라면 DMOS 장치는 일반적으로 트렌치-게이트 장치보다 빠른 스위칭 및 낮은 스위칭 손실을 보인다는 것이 알려져 있다. 이는 도 1의 DMOS 장치의 게이트 전극(14) 아래에서 드레인 드리프트 영역(12a, 12)을 관통하는 공핍 폭(depletion width)이 도 2의 트렌치-게이트 장치의 게이트 전극(22) 아래에서 드레인 드리프트 영역(12)을 관통하는 공핍 폭보다 훨씬 크다는 두 장치의 구조 차이로부터 기인한다. 즉, 이러한 구조이기 때문에, DMOS의 본체 영역(15)과의 접합에 의해 게이트 전극(14) 아래에 생성된 공핍이 트렌치-게이트의 본체 영역(23)과의 접합으로 인해 게이트 전극(22) 아래에 생성된 공핍보다 멀리까지 뻗어있다. 공핍으로 인한 게이트-드레인 캐패시턴스(Cgd)의 성분이 공핍 폭과 반비례하므로 높은 드레인 전압에서의 공핍으로 인한 Cgd의 성분은 트렌치-게이트 장치의 경우보다 DMOS 장치의 경우가 더 낮다. 이는 장치가 턴온될 때 드레인 전압(Vds)이 빠르게 감소되도록 해주는데, 이는 Ig가 일정할 때 dV/dt = Ig/Cgd 이기 때문이다. 따라서, 턴온 및 턴오프 시에 드레인 전압의 변화율에 기인하여 발생하는 스위칭 손실에 대한 영향은 트렌치-게이트 장치의 경우보다 DMOS 장치의 경우가 더 적다. DMOS 장치를 턴온 및 턴오프할 때 드레인 전압의 변화량을 시각화하는 다른 방법은 "divD" 효과를 고려하는 것이다. 즉, 등전위의 성질을 고려해 보면 방전 전류(discharge current)를 전기용량적으로 게이트 전극으로 흐르게 하기 보다는 본체로 흐르도록 한다. 이는 주어진 dV/dt 비율값에 대하여 게이트 전극으로 흘러 들어가는 방전 전류의 비율이 더 작아지고 주어진 게이트 전류에 대하여 dV/dt가 더 빨라진다는 것을 의미한다. 따라서, Cgd의 방전 전류 성분이 줄어든다.
파워 트랜지스터의 또 다른 바람직한 성질은 장치가 부분적 턴온, 즉 제어 상태일 동안 증폭 또는 전류 조절에 대한 좋은 전달 특성(transfer characteristics)을 갖는다는 것이다. 이 점은 소스 전극을 통해 부하(load)로 하이 사이드(high side)로 연결되거나 드레인 전극을 통해 부하로 로우 사이드(low side)로 연결될 때, 파워 트랜지스터가, 필요시 램프, 솔레노이드 또는 모터와 같은 부하에 전류를 공급하고 조절하도록 사용되는 데에 있어서 특히 중요하다. 이러한 응용례에 있어서, 온-상태 저항은 특히 큰 중요성을 갖고, 상기 설명한 바와 같이, 이 온-상태 저항은 도 1에 따른 DMOS 장치보다 도 2에 따른 트렌치-게이트 장치가 원래부터 작다. 하지만, 파워 트랜지스터가 고주파 스위칭 용도보다는 전류 공급이 요청될 때 이를 공급하기 위해 사용되는 경우, 부분적 턴온 상태 중의 동작이 스위칭 동작보다 더욱 중요함을 갖는다.
이러한 전류 공급 및 조절 모드에서 특히 장치가 바람직한 안전 동작 영역(safe operating area)을 가져야 한다는 것은 특별한 의미를 갖는다. 이러한 관점에서, 도 2에 따른 트렌치-게이트 장치는 도 1에 따른 DMOS 장치보다 더 심하게 안전 동작 영역을 방해하는 쇼트 채널 효과(short channel effect) 및 전류 크라우딩(current crowding)을 겪는다. 이는 이하에서 설명된다.
드레인 전위가 높아짐에 따라 본체 영역이 재공핍(deplete back)되어 줄어들므로 "쇼트 채널 효과"라는 용어는 일반적으로 (도전체 영역으로서 이용될 수 있는)채널 길이의 실질적 감소를 뜻한다. 채널의 실질적 단락(shortening)은 높은 드레인 전압에 반응하여 일정 게이트 전압 하에서 출력 전류를 증가시킨다. 도 2에 따른 트렌치-게이트 장치는 특히 쇼트 채널 효과를 일으키기 쉬운데, 이는 드레인 드리프트 영역(12)으로부터의 전기장이 채널(23a)의 방향에 수직이고 본체 영역(23)을 위쪽으로 공핍되도록 직접 작용하여 실질적 채널을 줄이기 때문이다. 반면, 도 1에 따른 DMOS 장치에서는, 채널(15a)에 대해 평행한 드레인 필드(drain field)가 본체(15)의 아래로부터 인가되는 동안 마주보는 본체 영역(15)이 서로 작용하여 그 사이에 있는 드레인 드리프트 영역(12a)이 공핍되게 하므로 실질적 채널 길이에 적은 영향을 준다. 또한, 도 2에 따른 트렌치-게이트 장치에 있어서, 로컬 프로세싱 변화(local processing variations), 특히 트렌치-에치(trench-etch) 깊이 및 도전 게이트(22)의 평탄화는 채널 길이에 대한 고유의 변화를 야기한다. 이 경우, 짧은 게이트를 갖는 트랜지스터 셀 또는 셀의 영역에서는 드레인 전압이 증가함에 따라 전류가 더욱 분명히 증가될 것이다. 쇼트 채널 효과가 동작 영역에 따라 전류 크라우딩을 야기하거나 이를 더욱 악화시키기 때문에(부분적으로 증가된 전류밀도는 부분적으로 온도를 증가시키며 이는 다시 부분적 전류밀도를 더욱 증가시킴), 장치의 안전 동작 영역을 위태롭게 한다. 예를 들면, 전류 조절에서 사용되는 바와 같이 전형적으로 약 3 볼트 미만의 낮은 게이트-소스 전압을 인가받은 트렌치-게이트 장치는 일반적으로 저항의 온도 계수가 음(negative)이 되며, 따라서 전류 크라우딩 현상이 나타날 수도 있다.
본 발명은 첨부하는 도면을 참조로 상세히 설명될 것이다.
도 1은 상기에서 설명된 바와 같이 공지의 DMOS 수직 파워 트랜지스터 장치의 단면도를 나타낸다.
도 2는 상기에서 설명된 바와 같이 공지의 트렌치-게이트 수직 파워 트랜지스터 장치의 단면도를 나타낸다.
도 3 및 4는 각각 본 발명에 따른 듀얼 게이트 수직 파워 트랜지스터 장치의 제 1 예의 단면도 및 평면도를 나타내며 도 3은 도 4의 선 III-III을 따라서 절개한 단면을 도시한 도면이다.
도 5, 6, 7, 8 및 9는 온-상태 저항(도 5), 드레인 전류(도 6), 턴온 스위칭 속도(도 7), '밀러' 피드백 캐패시턴스(Cgd)(도 8) 및 턴온 스위칭 파워 손실(도 9)의 각각에 대해, 도 1에 따른 구조를 갖는 공지의 DMOS 장치와 비교한 도 3에 따른 구조를 갖는 장치의 모의 실험 결과를 나타낸다.
도 10, 11 및 12는 반도체 본체의 부분에 대한 단면도를 나타냄으로써 도 3 및 4에 도시된 장치를 제조하는 하나의 방법에 있어서의 스텝을 예시한다.
도 13은 본 발명에 따라 듀얼 게이트 수직 파워 트랜지스터 장치의 제 2 예에 대한 단면도를 나타낸다.
도 14는 스위치 노드를 통해 로우 사이드 파워 트랜지스터와 직렬로 연결되는 하이 사이드 파워 트랜지스터로서 도 3의 구조를 갖는 듀얼-게이트 장치를 포함하는 전압 조절 모듈 회로 장치를 도시한다.
도 15는 전류를 부하로 공급하는 로우 사이드 스위치로서 연결되는, 도 3의 구조를 갖는 듀얼-게이트 장치 및 보호 회로(protection circuit)를 포함하는 장치를 나타낸다.
도 1-4, 도 10-12 및 도 13은 개략적으로 도시되었으며 실제 축척대로 도시되지 않음을 주목해야 한다. 이 도면들의 상대적 치수 및 비율은 도면의 명확성과 편의를 위해 사이즈에 있어서 과장되거나 축소되도록 도시되었다.
본 발명의 목적은 상기에서 설명한 공지의 DMOS 및 트렌치-게이트 구조와는 다른 구조를 가지며 공지의 DMOS나 트렌치-게이트 구조와 비교하여 상기에서 언급된 것보다 향상된 특성의 조합을 가지는 수직 파워 트랜지스터 반도체 장치를 제공하는 데에 있다.
본 발명에 따라, 복수 개의 전기적으로 병렬로 연결되어 있는 트랜지스터 셀을 갖는 액티브 영역을 구비하는 반도체 본체를 포함하되, 각 트랜지스터 셀은 절연 게이트 구조물에 인접한 채널 수용 본체 영역에 의해 격리된 제 1 도전형의 소스 영역 및 드레인 영역을 가지고, 게이트 구조는 독자적으로 동작하도록 서로 격리된 제 1 게이트 및 제 2 게이트를 포함하며, 제 1 게이트는 본체 영역에 인접한 절연 트렌치-게이트로서 게이트 전위가 제 1 게이트에 인가될 때 종형 제 1 채널 영역이 본체 영역에 형성될 수 있도록 하고, 제 2 게이트는 본체 영역에 인접한 반도체 본체의 상부 주표면 상에 적어도 하나의 절연 평탄 게이트 영역를 가져서 게이트 전위가 제 2 게이트로 인가될 때 본체 영역 내에 적어도 부분적으로 횡형인 제 2 채널 영역을 형성하도록 함으로써, 제 1 게이트 및 제 2 게이트의 동시 동작에 의해 제 1 및 제 2 채널 영역이 결합되어 소스 영역 및 드레인 영역 사이에 도전 채널이 형성되도록 하는 절연된 게이트 파워 트랜지스터 반도체 장치를 제공한다.
청구항 1 범위 내에서, 장치 구조의 제 1 및 제 2 예는 각각 청구항 2 및 3에 정의되어 있다.
미합중국특허 6,303,410B1(발리가)는, 반도체 기판의 상부 표면 아래에서 트렌치 내에 뻗어있는 수직 영역과 그 상부 표면 위에 뻗어있는 측방 영역을 갖는 T-모양 게이트 전극을 포함하는 파워 반도체 장치를 만드는 방법에 대해 개시하고 있다는 것이 알려져 있다. 제 1 실시예에서, 드레인 드리프트 영역은 채널 수용 p-베이스 영역과 트렌치 사이의 상부 표면까지 뻗어있다. 제 2 실시예에서는, p-베이스 영역이 트렌치의 수직 영역 측까지 뻗어있으므로, 동작 시에, 게이트의 측방 영역 아래에 측방 영역을 가지고 있고 게이트의 수직 영역에 인접한 수직 영역을 가지는 연속하는 도전 채널을 형성한다. 이러한 방법 및 그에 따른 게이트 구조는 트렌치 게이트 전극의 상부 표면을 평탄화하는 방법에 관한 종래 기술의 문제점을 극복하기 위해 제안되었다. 개시된 게이트 구조는 하나의 게이트이고, 본 발명의 장치 구조에서처럼 서로 분리된 적어도 부분적으로 평탄한 게이트 및 트렌치 게이트는 아니다.
본 발명에 따른 상기에서 설명된 장치는 DMOS 장치보다 낮고 트렌치-게이트 장치에 근접한 온-저항을 갖는 듀얼-게이트 장치이다. 본 발명에 따른 듀얼-게이트 장치는 또한 DMOS 장치와 비교하면 턴온 및 턴오프 시에 훨씬 파워 손실이 적게 된다. 본 발명에 따른 듀얼-게이트 장치는 또한 트렌치-게이트 장치와 비교하면 증폭 또는 전력 조절에 대한 향상된 전달 특성을 갖는다.
한편, 듀얼 게이트 MOSFET은 그 자체로 유사한 측방의 게이트를 갖는 두 개의 유사한 액티브 영역만 갖는다고 알려져 있다. 하지만, 본 발명의 장치는 이하에서 더 자세히 설명되듯이 트렌치-게이트 파워 트랜지스터의 수직 게이트 기술에 DMOS 수직 파워 트랜지스터의 측방 게이트 기술을 결합한 장점이 있다.
본 발명에 따른 장치의 바람직한 특성은 청구항 2 내지 4에 정의된다.
파워 트랜지스터 반도체 장치를 포함하는 본 발명에 따른 회로 장치는 청구항 5 내지 10에 정의된다. 특히, 청구항 7은 조절된 전압을 출력으로 공급하는 바람직한 회로 장치를 정의하고 청구항 8 내지 10은 전류를 부하로 공급하는 바람직한 회로 장치를 정의한다.
도 3 및 4를 보면, 본 말명에 따른 수직 절연 게이트형 전계 효과 파워 트랜지스터 반도체 장치(3)의 한 예를 도시한다. 이 장치(3)는 하부 주표면(10b)과 반대편의 상부 주표면(10a)을 구비하는 단결정 실리콘 반도체 본체(10)를 구성한다. 반도체 본체(10)는 본 실시예에서 n+ 도전형인 제 1 도전형의 상대적으로 높게 도핑된 기판(11)을 포함하는데 이는 장치(3)의 드레인 영역을 구성한다. 본 실시예에서 n- 도전형인 제 1 도전형의 상대적으로 낮게 도핑된 반도체 영역(12)은 장치(3)의 드레인 드리프트 영역을 구성한다. 본 실시예에서 제 1 도전형과는 반대로 p 도전형인 제 2 도전형 영역(23)은 상부 표면(10a) 및 드레인 드리프트 영역(12) 사이에 뻗어 있고 채널 수용부(23)를 제공한다.
장치(3)는 공통 드레인 영역(11)을 공유하는 전기적으로 병렬인 다수 개의 트랜지스터 셀을 갖는 액티브 영역을 구비한다. 도 3은 하나의 완전한 트랜지스터 셀(TC3) 및 셀(TC3)의 양 쪽에 인접한 트랜지스터 셀의 일부분에 대한 측방 범위, 즉 셀 피치를 도시한다. 각각의 두 개의 인접한 트랜지스터 셀 사이의 경계에 위치한 주변 절연 게이트 구조(G31, G32)를 두 개 도시한다. 주변 게이트 구조(G31, G32)는 서로 격리되어 독립적으로 동작하는 제 1 게이트(G31) 및 제 2 게이트(G32)를 포함한다. 셀 경계에서, 트렌치(20)는 본체 영역(23)을 관통하여 드레인 드리프트 영역(12)까지 수직으로 뻗어있고, 트렌치(20)의 수직벽 및 밑벽에 절연층(21)을 구비하며, 층(21) 내의 트렌치(20) 내부에 예를 들면 도핑된 다결정(polycrystalline) 실리콘의 게이트 도전 물질(22)을 구비하여 셀 경계에 인접한 두 개의 트랜지스터 셀을 위한 절연 트렌치-게이트인 제 1 게이트(G31)를 형성한다. 셀(TC3)과 같은 인접한 트랜지스터 셀 내에서 본체 영역(23) 및 드레인 드리프트 영역(12)에 인접한 제 1 게이트(G31)는 게이트 전위가 제 1 게이트(G31)에 인가될 때 본체 영역(23) 내에 종형 제 1 채널 영역(23b)이 형성되도록 한다. 또한, 셀 경계에서, 상부 주표면(10a)이 그 아래에 위치하고 게이트 도전 물질(14)(예를 들면 도핑된 다결정 실리콘)이 그 위에 위치하는 평탄 절연층(13)이 트렌치(20)의 위에 위치하며, 이 평탄 절연층(13)은 트렌치(20)의 측방 폭보다 더욱 측방 양쪽으로 뻗어, 셀 경계에 인접한 두 개의 트랜지스터 셀 각각을 위해 절연되고 실질적으로 완전한 측방 제 2 평탄 게이트(G32)를 형성한다. 여기서 "실질적으로 완전한 측방"의 의미는 장치(3)의 제조 방법에 대한 스텝을 예시하는 도 10-12를 참조로 나중에 설명될 것이다. 트렌치(20)의 바로 위에 있는 평탄 절연층(13)은 역시 2 개의 트랜지스터 셀을 위해 제 1 및 제 2 게이트(G31, G32)를 서로 격리시킨다. 제 2 게이트(G32)는 게이트 전위가 제 2 게이트(G32)로 인가될 때 본체 영역(23) 내에 측방의 제 2 채널 영역(23c)이 생성되도록 한다. 제 1 도전형(본 실시예에서는 n+ 도전형)의 소스 영역(16)은 제 2 게이트(G32)와 인접한 상부 주표면(10a)의 아래에 제 1 게이트(G31)와 이격되도록 각 트랜지스터 셀에 위치한다. 제 1 및 제 2 게이트(G31, G32)의 동시 동작은 제 1 및 제 2 채널 영역(23b, 23c)을 결합하게 하여 장치(3)가 온-상태일 때 전류가 각 트랜지스터 셀을 측방으로 흘러 소스 영역(16)과 격리 본체 영역(23) 사이를 수직으로 흘러 드레인 드리프트 영역(12)으로 흐르는 도전 채널을 형성되도록 한다. 이 후 설명될 장치(3)의 적절한 회로 응용에 있어서, 제 1 게이트(G31)에 연결된 고정 게이트 전위 및 제 2 게이트(G32)에 연결된 변조 게이트 전위를 갖는 것이 바람직하다. 소스 영역(16)을 트렌치-게이트인 제 1 게이트(G31)으로부터 격리시키면 제 1 게이트(G31)에만 인가되는 바이아싱(biasing) 고정 전위로 인해서는 전류가 흐르지 않는다는 것을 보장해주므로, 제 2 게이트(G32)로 인가되는 변조된 전위가 장치(3)를 온 또는 부분적으로 온 및 오프하도록 스위치하는 데에 효과적이기 때문이다.
장치(3)의 액티브 영역 내의 트랜지스터 셀은 닫힌 기하구조의 셀(a closed cell geometry), 예를 들면 2 차원 반복 패턴으로 각 트랜지스터 셀을 둘러싸는 환상(annular)의 주변 게이트 구조(G31, G32)가 도시되어 있는 도 4에서와 같이 정사각형 셀을 가질 수 있다. 도 4는 각 트랜지스터 내의 트랜지스터 셀의 측방 범위, 즉 셀 피치(TC3), 주변이 환상인 제 1 게이트(G31)의 폭(WG31), 주변이 환상인 제 2 게이트(G32)의 폭(WG32) 및 환상의 소스 영역(16)의 폭(W16)을 도시한다.
도 3의 단면도에서 도시하는 바와 같은 트랜지스터 셀은 환상의 6각형 모양 또는 스트라이프(stripe) 모양의 주변 게이트 구조(G31, G32)를 갖는 닫힌 셀일 수 있다. 도 3은 또한 주변 게이트 구조(G31, G32)는 각각이 장치(3)의 액티브 영역을 가로질러 뻗어 있는 평행한 스트라이프인 1 차원적 반복 패턴을 구비하는 열린-셀 기하구조의 단면일 수도 있다.
절연 영역(17)은 제 2 절연 게이트(G32) 상에 위치한다. 모든 소스 영역(16)에 접촉하는 소스 금속층(18)은 제 1 주표면(10a) 상의 절연 영역(17)의 위에 위치하여 소스 전극(S)을 만든다. 비록 도시되지는 않았지만, 게이트 도전층(14)의 일부를 노출시키기 위해 절연 영역(17)을 관통하는 하나 이상의 윈도우를 형성하고 별개의 게이트 전극을 제공하기 위해 소스 금속층을 패터닝함으로써 제 2 절연 게이트(G32)로의 전기적 연결을 만들 수 있다. 또한, 비록 도시되지는 않았지만, 절연층(21)을 트렌치(20)로부터 액티브 트랜지스터 셀 영역의 외부의 인액티브 영역 내의 반도체 본체(10)의 상부 표면(10a)까지 연장시키고, 금속층과 접촉되어 게이트 전극이 형성되어 있는 상부 표면 절연층까지 게이트 물질(22)을 연장시킴으로써 제 1 절연 게이트(G31)로의 전기적 연결이 제공된다. 한편, 금속층(19)은 드레인 영역(11)과 오믹 접촉하여 드레인 전극(D)을 제공한다.
도 5-9는 도 1에 따른 구조를 갖는 공지의 상업적으로 이용 가능한 DMOS 장치와 비교한 도 3에 따른 구조를 갖는 장치의 모의 실험 결과를 도시한다. 이 도면들의 각각에서는, 도 3 장치의 결과는 점선 곡선으로 나타냈고 DMOS 장치는 실선 곡선으로 나타냈다. 도 3 장치의 모의 실험 결과에 대한 셀 피치는 4 um이고 이는 트렌치-게이트 장치의 그것에 근접하며, DMOS 장치의 셀 피치는 7 um이다. 예를 들면, 도 3 장치의 셀 피치(TC3)는 도 2의 공지의 트렌치-게이트 장치의 셀 피치(TC2)보다 약간 더 크며 도 1의 공지의 DMOS 장치의 셀 피치(TC1) 보다 작다.
도 5는 게이트 전압 Vgs/Volts의 함수로서 특정 온-상태 저항 Rdson/mOhms.mm2을 도시하고, 도 3 장치의 특정 온-상태 저항이 DMOS 장치의 대략 40%이며 전형적인 트렌치-게이트 장치의 온-상태 저항에 근접한다는 것을 나타낸다. 도 6은 Vg가 1v/Volts일 때, 드레인 전압(Vds)의 함수로서 드레인 전류/Amps를 나타내고, DMOS 장치에 비해 도 3의 장치에 있어서는 항복 전압(breakdown voltage)(40 볼트)의 손실이 없다는 것을 도시한다.
도 7, 8 및 9에서 볼 수 있듯이, 두 장치의 턴온 스위칭 성능을 비교하면, 이 장치들의 셀 액티브 영역이 DMOS 장치보다 작은 도 3 장치의 온-상태 저항을 갖도록 설정됨으로써 양쪽 모두 Vgs = 7 볼트에서 동일한 온-상태 저항 9mOhms을 갖는다.
도 7, 8 및 9에 도시된 스위칭 모의 실험에 있어서, 고정된 게이트 전위, 즉 12 볼트의 영구 바이어스가 도 3 장치의 트렌치-게이트인 제 1 게이트(G31)로 인가되었고 그 후 제 2 평탄 게이트(G32)로 부가적으로 인가된 게이트 전위(Vg)로 인해 이 장치가 턴온되었다.
도 7은 동일한 온-상태 저항을 갖는 도 3의 장치 및 DMOS 장치에 있어서, 턴온될 때의 게이트 전압 Vg/Volts 그리고 드레인 전압 Vds의 강하를 도시한다. 도 3 장치는 DMOS 장치와 비교해 볼 때 전압이 게이트 평탄역 구간(gate plateau period)을 지날 때 더 높은 dV/dt를 나타내며 Vds의 강하에 있어서는 변화없음을 나타낸다.
도 8은 두 장치에 대해 드레인 전압 Vds/Volts의 함수로서 게이트-드레인 캐패시턴스, 즉 '밀러' 피드백 캐패시턴스 Cgd/pf를 도시한다. 이는 DMOS 장치에 비해 도 3의 장치의 경우 게이트-드레인 캐패시턴스가 상당히 감소한다는 것을 보여준다. 드레인 전압이 12 볼트일 때 도 3 장치의 Cgd는 거의 0으로서 DMOS 장치의 그것에 비해 10의 3승 이상 낮다. Cgd와 관련된 도 3 장치의 게이트-드레인 전하 Qgd는 또한 대략 1nC로서 0에 근접한다. Cgd 및 Qgd가 거의 0인 것은 트렌치-게이트 제 1 게이트(G31)가 드레인 드리프트 영역(12)까지 확장되어 있으면서 제 2 평탄 게이트(G32)의 게이트 도전 물질을 완전히 차폐(shielding)하여 제 2 게이트(G32)의 게이트-드레인 주변에서의 Cgd 및 Qgd를 0으로 감소시키는 것에 기인한다. 이 모의 실험에서 사용된 도 3 장치는 대략 9mOhms.nC의 Rdson x Qgd의 우수한 값을 갖는다.
도 9는 두 장치의 시간에 대한 턴온 파워 손실[Vds x Ids]/Watts을 도시한다. 도 9를 도 7과 비교하면 양쪽 장치의 이러한 손실의 대부분은 드레인 전압이 게이트 평탄역 구간에 도달하기 전에 Vds가 강하하는 중에 일어난다. 하지만, 도 3 장치에 대한 전체 턴온 스위칭 손실은 DMOS 장치의 대략 60 퍼센트일 뿐이다. 전체 스위칭 손실의 동일한 감소는 턴오프에서도 적용된다.
도 5에 관해 상기에 설명된 바와 같이, 도 3 장치의 특별한 온-상태 저항은 전형적인 트렌치-게이트 장치의 그것에 근접한다. 도 1에 도시된 공지의 DMOS의 스위칭 성능은 도 2의 공지의 트렌치-게이트의 그것보다 좋다는 것에 대해 서두에서 설명된 적이 있다. 따라서, 도 2의 트렌치 게이트 장치와 비교하여 도 3 장치의 스위칭 성능이 향상된 정도가, 도 7, 8 및 9의 모의 실험에서 도시된 도 1의 DMOS 장치에 비교하여 도 3 장치의 스위칭 성능이 향상된 정도보다 크다는 것을 예상할 수 있다.
도 5-9를 참조로 상기에 설명된 바와 같은 장치(3)의 스위칭 성능은, 트랜지스터 장치가 초고주파 스위칭 장치, 예를 들면 도 14를 참조로 설명될 전압 조절 회로 장치 내의 하이 사이드 제어 FET(high side control FET)으로서 사용될 때 특히 중요성을 갖는다. 하지만, 서두에서 지적되었듯이, 트랜지스터 장치가, 예를 들면 도 15를 참조로 설명될 회로 장치 내에서, 전류를 부하에 공급 및 조절하기 위해 사용된다면, 트랜지스터 장치의 안전 동작 영역과 같은 부분적 턴온 상태 중의 성능은 더욱 중요하게 되는데, 이러한 장치(3)의 부분적 턴온 상태의 성능은 이후 설명될 것이다.
한 개의 FET 공통 소스 증폭기(field effect transistor common source amplifier)의 전류 제한 또는 전류 제어 모드 동작은 두 개의 분리된 FET의 캐스코드(cascode) 배열을 적용함으로써 향상된다고 알려져 있다. 이러한 배열에서, 하나의 트랜지스터인 캐스코드 트랜지스터는 그 드레인을 부하에 연결시키고 그 게이트를 고정 전위로 연결시키며 그 소스를 다른 트랜지스터, 즉 그 게이트가 양 쪽의 트랜지스터에 흐르는 전류를 제어하는 데에 사용되는 공통 소스 증폭기 트랜지스터의 드레인으로 연결시킨다. 캐스코드 배열의 가장 중요한 이점은 향상된 선형성(linearity), 안정성 및 부하 임피던스로부터의 제어 게이트 격리이다. 이러한 캐스코드 배열은 소스 및 드레인 전극의 중간에 대한 단자 연결을 필요로 하지 않으며, 두 개의 분리된 트랜지스터의 캐스코드 배열 대신에 듀얼 게이트 FET를 사용하는 것으로 알려져 있다. 서두에서 말한 바와 같이, 이러한 듀얼 게이트 트랜지스터(MOSFET)는 유사한 측방 게이트를 갖는 두 개의 유사한 액티브 영역으로 구현된다.
도 3을 참조로 하여 설명된 듀얼 게이트 장치(3)가 도 15를 참조로 설명될 회로 장치에서와 같이 캐스코드 배열로서 사용되어 전류를 부하로 공급하기 위해 사용된다면, 특히 안전 동작 영역에 관하여 두 개의 캐스코드의 분리된 DMOS 장치 또는 그에 상당하는 듀얼 게이트 DMOS 장치, 두 개의 캐스코드로 분리된 트렌치-게이트 장치 또는 그에 상당하는 듀얼 게이트 트렌치-게이트 장치, 및 분리된 트렌치-게이트 장치를 구비하는 분리된 DMOS 장치의 캐스코드 배열보다 더 좋은 성능을 갖는다. 장치(3)에서, 드레인 전압의 증가에 따라 수직 트렌치-게이트 채널(23b)의 채널 단락이 출력 전류에 대해 그다지 큰 영향을 주지 않는데, 그 이유는 측방의 평탄 게이트 채널(23c)의 채널 길이가 드레인 전위에 의해 영향을 받지 않고 트렌치 에칭 또는 게이트 평탄화로 인한 로컬 변화(local variations)를 겪지 않는 집적된 DMOS 장치에 의해 조절되기 때문이다. 이러한 장점은, 각 트렌치-게이트 트랜지스터 셀 부분이 그 자체의 DMOS 트랜지스터 셀 영역에 의해 변조되기 때문에, 트랜지스터 셀마다에 적용된다. 공통 소스 증폭기 장치가 캐스코드 장치 내의 총 전류에 대한 조절만 하고 전류의 내부 분배에 대해서는 영향을 미치지 못하는 두 개의 분리된 장치를 사용하는 경우에 비하여, 장치(3)가 캐스코드 배열로서 사용될 때 개개 트랜지스터 셀 레벨에서 심지어 각 트랜지스터 셀의 주변에 이르기까지 더욱 특성이 향상된다.
도 10-12는 도 3 및 4에 도시된 장치(3)의 한 제조 방법의 스텝을 예시하기 위해 반도체 본체의 일부분에 대한 단면도를 도시한 것이다. 우선 드레인 영역(11)을 형성하는 n+ 도전형 기판을 포함하는 단결정 실리콘 반도체 본체(10)를 제공한다. 드레인 드리프트 영역(12)을 형성하기 위하여 기판(11) 상에 n- 도전형 겉면층(epitaxial layer)(120)을 성장시킨다. 층(120)의 상부 표면은 형성된 장치의 상부 주표면(10a)을 형성하고, 층(11)의 하부 표면은 형성될 장치의 하부 주표면(10b)을 형성한다. 마스킹층(masking layer)(도시되지 않음), 예를 들면 실리콘 디옥사이드(silicon dioxide) 또는 실리콘 니트라이드(silicon nitride)를 상부 표면(10a)의 위에 제공하며 그 내부에 윈도우를 만들기 위해 포토리소그래픽(photolithograhpic) 기술을 사용하여 패터닝한다. 이러한 마스크 윈도우를 통한 이방성 에칭(anisotropic etching)을 수행하여 트렌치를 만들며, 그 후 마스크를 제거한다. 실리콘 본체(10)는 열 산화 처리(thermal oxidation treatment)를 받아 트렌치(20) 내에 실리콘 디옥사이드층을 형성하여 트렌치(20)의 수직벽 및 밑벽에 게이트 절연층(21)을 제공하고 나서 상부 표면(10a)으로부터 실리콘 디옥사이드를 제거한다. 그 후, 절연 트렌치(20, 21)를 채우기 위해 도핑된 다결정 실리콘을 증착하고, 게이트 도전 물질(22)을 공급한 후 상부 표면(10a)에 에칭 백하여 평평하게 함으로써, 도 10에 도시한 바와 같이 게이트 도전 물질(22)을 갖는 절연 트렌치(20, 21)로 절연 트렌치-게이트인 제 1 게이트(G31)를 형성한다.
그 후, 억셉터 도펀트(acceptor dopant) 이온을 주입하고 가열(heating) 단계에 의해 주입된 도펀트를 바람직한 깊이까지 확산시켜 p-타입 본체 영역(23)을 형성한다. 그 후, 포토리소그래픽 마스크(도시하지 않음)를 통해 상부 주표면(10a) 상에 윈도우를 생성하고 나서, 도너 도펀트(donor dopant) 이온을 이 윈도우를 통해 주입하고, 열에 의한 확산을 통해 도 11과 같은 n+도전형 소스 영역(16)을 형성한 후 마스크를 제거한다.
그 후, 실리콘 디옥사이드의 절연층을 상부 주표면(10a) 상에 열적으로 성장시키고, 도핑된 다결정 실리콘층을 이 절연층 위에 증착한다. 그 후, 이 두 개의 층은 포토리소그래피를 이용하여 패터닝하고, 에칭하여 도 12와 같이 트렌치(20) 상에 트렌치(20)의 측방 범위를 넘어서는 평탄 절연층(13) 및 게이트 도전 물질(14)을 각각 구비하는 절연된 측방 제 2 평탄 게이트(G32)를 만든다.
그리고 나서, 도 12에 도시된 표면 구조 위에 절연층을 형성한 후 마스킹 및 에칭에 의해 패터닝하여 도 3에 도시된 장치의 절연 영역(17)을 만들고 나서 도 3을 참조로 설명된 바와 같이 소스, 게이트 및 드레인 전극을 형성함으로써 장치(3)의 액티브 영역의 구조를 완성한다.
장치(3)를 제조하는 상기 방법에 관련하여, 게이트 도전 물질(22)을 에칭 백하는 단계는 도 10과 같이 상부 표면(10a)에 대한 정밀한 평탄화를 유도하지 못할 수도 있다. 실제로 오버 평탄화(over planarization)의 경우, 즉 게이트 도전 물질이 상부 표면(10a)의 약간 밑까지 에칭되는 경우는 언더 평탄화(under planarization)의 경우보다 더 행해지게 쉽고 바람직하기 때문에 실제로는 오버 평탄화를 줄이는 것을 목표로 하는 것이 가장 좋을 수 있다. 방금 논의된 이유로 인해 정밀한 평탄화로부터 약간만 벗어나도 정밀하게 평탄하지 않은 절연층(13)이 생성되고, 그에 따라 정밀하게 완전히 측방이지 못한, 하지만 "실질적으로는 완전히 측방인" 절연된 제 2 게이트(G32)가 생성되는데, 도 3 및 4를 참조로 장치(3)에 관해 상기에서 설명할 때 언급되었던 "실질적으로는 완전히 측방"이라는 문구가 의미하는 바가 바로 이러한 뜻이다.
이제 도 13을 참조하면, 본 발명에 따른 수직 절연된 게이트 전계 효과 파워 트랜지스터 반도체 장치(4)의 제 2 예가 도시되어 있다. 장치(4)는 상기의 도 3 및 4를 참조로 설명되고 도시된 장치(3)의 변형이고, 이 후 장치(3)와 비교하여 장치(4)에서 변형된 부분만을 설명한다.
장치(4)에서, 각 두 개의 인접한 트랜지스터 셀(TC4) 사이의 경계에 위치한 주변 게이트 구조(G41, G42)는 각각이 독자적으로 동작하도록 격리되어 있는 제 1 게이트(G41) 및 제 2 게이트(G42)를 포함한다. 절연 트렌치(20)는 트렌치(20) 내의 하부에 게이트 물질(22a)을 구비하여 게이트 전위가 제 1 게이트(G41)에 인가될 때 수직 채널 영역(23d)이 형성되도록 하는 2 개의 인접한 트랜지스터 셀을 위한 제 1 게이트(G41)를 제공한다. 제 1 절연층(23a)은 트렌치(20) 내의 상부에서 게이트 물질(14a)을 그 위에 얹고 있는 채로 트렌치(20) 내를 가로질러 측방으로 위치하고, 게이트 물질(14b)을 그 위에 얹고 있는 제 2 절연층(13b)은 반도체 본체(10)의 상부 주표면(10a) 상에서 트렌치(20)로부터 양쪽 측방으로 뻗어있다. 따라서, 두 개의 인접한 트랜지스터 셀의 각각에 대한 제 2 게이트(G42)는 게이트 전위가 제 2 게이트(G42)로 인가될 때 수직 채널 영역(23e)이 형성되도록 해 주는 절연 트렌치-게이트 영역 및 측방 채널 영역(23f)을 형성되도록 해 주는 절연된 평탄 게이트 영역을 구비한다. 측방으로 트렌치(20) 내를 가로질러 있는 제 1 절연층(23a)은 각각의 두 인접한 트랜지스터 셀을 위해 제 1 및 제 2 게이트(G41, G42)를 서로 격리시킨다. 제 1 및 제 2 게이트(G41, G42)의 동시 동작은 채널 영역(23f, 23e, 23d)을 결합하여, 장치(4)의 온-상태에서 각 트랜지스터 셀을 측방으로 흐르고 소스 영역(16) 및 개별 본체 영역(23) 사이를 수직방향으로 흘러 드레인 드리프트 영역(12)으로 전류가 흘러가도록 하는 도전 채널을 형성시킨다.
도 13에 도시된 장치(4)는 도 3 및 4에 도시된 장치(3)에 대해 도 10-12를 참조로 상기에 설명된 방법에 대한 수정 버전을 이용하여 제조될 수도 있다. 도 11에 도시된 바와 같이 구조가 형성된 후 게이트 물질(22)이 에치 백되어 도 13과 같이 하부(22a)만 남긴 후 실리콘 디옥사이드의 열 성장(thermal growth)으로 절연층(13a, 13b)을 형성하며, 도핑된 다결정 실리콘의 증착으로 상부 트렌치 게이트 영역(14a) 및 반도체 본체(10)의 상부 주표면(10a) 상에 존재하는 측방 게이트 영역(14b)에 게이트 물질이 제공된다는 점이 수정된 내용이다. 이 경우, 게이트 물질(22)의 에칭 백은 제 2 게이트(G42)가 대략 기설정된 필요 길이를 갖는 절연 트렌치-게이트 영역을 확실히 가질 것이라는 점에서 의도적으로 오버 평탄화한 것이다.
도 3 및 4에 도시된 장치(3)에 비교되는 도 13에 도시된 장치(4)의 상대적 장점은 다음과 같이 설명된다. 예를 들면 도 14 및 15를 참조로 설명될 회로 장치에서 고정된 전위가 제 1 게이트(장치(3)에서는 G31이고 장치(4)에서는 G41)로 인가되는 응용례에 있어서, 제 1 게이트(G31, G41)는 소스 및 제 1 게이트(G31, G41)로부터의 공핍 영역의 병합을 피하기 위해 소스(16)로부터 일정 거리를 가져야 한다. 장치(3)에 있어서 이 최소 거리는 완전히 측방으로 제공되지만, 장치(4)의 경우는 일부는 측방으로 일부는 수직으로 제공된다. 따라서, 장치(4)의 경우는 트렌치(20)로부터의 소스(16)의 측방 거리를 줄이는 것이 가능므로 장치의 주어진 사이즈에 대해 결과적으로 낮은 온-상태 저항을 갖도록 하여 트랜지스터 셀 피치를 줄인다. 반면, 평탄화 오차에 기인한 장치(4) 내의 트랜지스터 셀마다의 트렌치-게이트인 제 1 게이트(G41)의 깊이의 가능한 변화는 장치(3)에 비해 안전 동작 영역에 관해 트랜지스터 셀 전류 공유의 이점을 감소시킬 수 있다.
도 14를 참조하면, 도 3의 구조를 갖는 듀얼-게이트 파워 트랜지스터(3)를 포함하는 전압 조절 모듈(voltage regulation module : VRM) 회로 장치(50)를 도시하는데, 여기서 듀얼-게이트 파워 트랜지스터(3)는 로우 사이드 파워 트랜지스터(6)와 직렬로 연결되어, 하이 사이드 파워 트랜지스터로서, 조절된 전압을 트랜지스터(3) 및 트랜지스터(6) 사이의 스위치 노드 연결(52)을 통해 출력(51)으로 공급한다.
예를 들면 회로(50)는 입력 공급 전압(예를 들면 12V)을 낮은 출력 공급 전압(예를 들면 5V)으로 변환하는 데에 사용되는 동기화 dc-dc 벅 변환기(buck converter)일 수도 있다. 입력 전압은 입력 라인 전압 단자(53) 및 그라운드 단자(54) 사이에 인가된다. 하이 사이드 트랜지스터(3)는 입력 단자(53)로 연결되고 제어 FET으로서 알려져 있다. 로우 사이드 트랜지스터(6)는 그라운드 단자(54)로 연결되고 동기화(sync) FET으로서 알려져 있다. 스위치 노드 연결(52)은 인덕터(55)를 통하여 캐패시터(56)를 가로질러 출력 라인 전압 단자(51)로 인가되도록 한다.
제어 회로(57)는 제어부(571)를 갖는데, 이 제어부(571)는 하나의 입력을 제어 단자(58)로부터 받고 다른 입력은 피드백 경로(59)를 통해 출력단(51)으로부터 공급받는다. 제어부(571)는 하이 사이드 트랜지스터(3)의 게이트 구동 회로(573)에 제어 신호를, 로우 사이드 트랜지스터(6)의 게이트 구동 회로(576)에 제어 신호를 공급한다. 이러한 제어 신호는 교번 신호로서 FET(3, 6)를 교번하여 도통하도록 제어하고 동기화하도록 한다. 마크-스페이스 비율(mark-space ratio), 즉 동기화 FET(6)이 도통하는 시간에 대한 제어 FET(3)이 도통하는 시간의 비율이 출력단(51)에 바람직한 전압을 전달하기 위해 변화된다.
고정된 공급 게이트 전위를 게이트 전극(G311)에 연결하는 단자 수단(Vcc)에 연결되어 있는 제 1 게이트 전극(G311)에 트랜지스터(3)의 셀의 제 1 게이트(G31)를 연결시킨다. 도 14에서 볼 수 있듯이, 게이트 전극(G311)이 연결되어 있는 단자(Vcc)는 게이트 구동 회로(573)에 12V 라인 전압을 공급하는 단자이다. 이와는 달리, 게이트 전극(G311)은 12V 입력 전압 단자(53) 또는 5V 출력 라인 전압 단자(51)에 연결될 수 있다. 트랜지스터(3)의 셀의 제 2 게이트(G32)는 변조 전위를 게이트 전극(G321)에 인가하는 게이트 구동 회로(573)에 연결되어 있는 제 2 게이트 전극(G321)에 연결된다.
도 14의 회로 장치에 있어서, 상기에서 설명된 두 개의 장치의 상대적 장점을 고려하여, 듀얼 게이트 파워 트랜지스터(3)를 도 13을 참조로 상기에 설명된 듀얼 게이트 파워 트랜지스터(4)로 대체할 수도 있다. 듀얼 게이트 파워 트랜지스터(3 또는 4)는 특히 하이 사이드 제어 FET로서 사용하면 이로운데, 그 이유는 이 트랜지스터에 있어서 낮은 스위칭 손실이 가장 중요한 인자이기 때문이다. 낮은 스위칭 손실은 낮은 온-상태 저항 Rdson이 가장 중요한 인자에 해당하는 로우 사이드 동기화 FET(6)에서는 덜 중요하다. 따라서 도 2를 참조로 상기에 설명된 트렌치-게이트 MOSFET 파워 트랜지스터는 동기화 FET(6)로서 사용하기에 더 좋다.
도 15를 참조하면, 도 3의 구조를 갖는 듀얼-게이트 파워 트랜지스터(3)를 포함하는 회로 장치(60)가 도시되는데, 이 듀얼-게이트 파워 트랜지스터(3)는 로우 사이드 파워 트랜지스터로서, 전압 공급 라인 단자(63) 및 그라운드 단자(64) 사이에 있는 부하(L)와 직렬로 연결된다. 즉, 드레인 전극이 회로(60)의 단자(62)를 경유하여 부하(L)로 연결될 때, 파워 트랜지스터(3)는 부하(L)에 전류를 공급하는 스위치이다. 제어 회로(67)는 제어 입력 단자(68)에 연결된 제어부(671)를 구비한다. 제어부(671)는 제어 신호를 트랜지스터(3)의 게이트 구동 회로(673)로 공급한다.
트랜지스터(3)의 셀의 제 1 게이트(G31)는 공급된 고정된 게이트 전위를 게이트 전극(G311)으로 제공하는 단자 수단(Vf)에 연결된 제 1 게이트 전극(G311)으로 연결된다. 트랜지스터(3)의 셀의 제 2 게이트(G32)는 변조 전위를 게이트 전극(G321)으로 인가하는 게이트 구동 회로(673)에 연결된 제 2 게이트 전극(G321)으로 연결된다.
제어 회로(67)는 파워 트랜지스터 스위치(3)를 위한 보호 회로 수단(protection circuit means)(674)을 포함한다. 회로 장치(60) 내에 도시된 다른 회로 소자로의 연결이 전압 오버로드 보호, 전류 오버로드 보호 및 온도 오버로드 보호의 기능 중에서 하나 이상에 대해 조절하고 조정하는지에 따라 달라지기 때문에, 도 15에서 보호 회로 수단(674)과의 연결 관계는 도시되지 않았다. 액티브 파워 트랜지스터 셀 영역 및 주변 단자 스킴 영역(peripheral termination scheme area) 사이에서 파워 트랜지스터 스위치(3)에 제공된 동일한 반도체 본체의 회로 영역내에 제어 회로(67)를 파워 트랜지스터 스위치(3)에 집적할 수도 있다. 제어 회로(67)의 회로 소자는 트랜지스터 셀의 제조에서 사용된 동일한 마스킹과 도핑 스텝의 일부를 이용하여 이 회로 영역 내에 고유의 레이아웃으로서 제조될 수도 있다.
도 15의 회로 장치에서, 상기에 언급된 두 개의 장치의 상대적인 장점을 고려하여, 듀얼 게이트 파워 트랜지스터(3)를 도 13을 참조로 하여 상기에 설명된 듀얼 게이트 파워 트랜지스터(4)로 대체할 수도 있다. 오버로드에 대한 파워 트랜지스터 스위치(3 또는 4)의 보호는 전류 제한 모드에서 동작됨으로써 부분적으로 촉진될 수도 있고, 이 경우 캐스코드 배열의 가장 중요한 장점에 해당하는 향상된 선형성, 안정성 및 부하(L)의 임피던스로부터 제어(변조) 게이트 전극(G321)를 격리하는 것이 상당하는 듀얼 게이트 트랜지스터(3 또는 4)에 의해 달성된다. 또한, 듀얼 게이트 트랜지스터(3 또는 4)의 향상된 공유(전류 밀도의 일정성) 및 안전 동작 영역은, 제어 회로(67)에 집적되는 경우의 보호 회로 수단(674) 및 파워 트랜지스터(3 또는 4)로 구체화될 수 있는 보호의 레벨에 대한 향상을 가능하게 해 준다. 도 15에 도시된 부하(L)는 예를 들면 자동 추진 전기적 시스템에서의 램프, 모터, 솔레노이드 또는 히터일 수도 있다. 이러한 시스템에서, 라인 단자(63)로의 공급 전압은 일반적으로 12볼트 또는 24볼트이다. 이러한 전압 서플라이가 42볼트인 시스템이 고려되고 있다. 이러한 42볼트 시스템에서는, 온-상태 저항이 조금 낮은 우선순위를 갖는 반면 파워 트랜지스터 스위치의 쇼트 채널 효과 및 안전 동작 영역은 매우 중요한 의미를 갖게 되므로, 듀얼 게이트 파워 트랜지스터(3 또는 4)는 이러한 시스템에서 사용하기에 특히 이롭게 된다.
도 14 및 15를 참조로 상기에 설명된 회로 장치는 고정 전위의 인가를 위해 연결된 장치(3)의 제 1 (트렌치-게이트) 게이트(G311) 및 스위칭 (변조) 전위의 인가를 위해 연결된 장치(3)의 제 2 (평탄) 게이트(G321)(또는 장치(4)로 대체된다면, 부분은 평탄하고 부분은 트렌치-게이트인 제 2 게이트(G42))를 도시한다. 제 1 게이트(G31, G41) 및 제 2 게이트(G32, G42)가 그들 각각의 전극을 통해 각각의 독립적으로 인가된 제어 전위로의 연결을 위해 배열된 다른 회로 장치에 있어서 장치(3 또는 4)가 사용될 수 있다는 것을 생각할 수 있다. 예를 들면, 제 1 게이트(G31, G41)가 온-오프 제어를 위해 사용되는 동안 제 2 게이트(G32, G42)는 모든 캐스코드의 이점을 가지는 장치의 출력을 변조 또는 제한하기 위해 사용될 수 있다.
본 발명의 범위 내에서 도 3 및 4를 참조로 설명된 장치(3) 및 도 13을 참조로 설명된 장치(4)의 가능한 변형예는 다음을 포함한다. 장치(3 및 4)는 MOSFET 장치로서 설명되고 도시되어졌다. 하지만, 드레인 드리프트 영역(12) 아래의 장치 구조에 대한 적절한 공지의 변형예에 있어서, 장치(3 및 4)는 도 14 및 15를 참조로 설명된 회로 장치에서 장치(3 또는 4)로서도 사용될 수 있는 절연된 게이트 바이폴라 트랜지스터(insulated gate biplolar transistors : IGBTs)로서 대신 제공될 수도 있다.
비록 도시되지는 않았지만, 장치(3 및 4)는 각 트랜지스터 셀 내에서 채널 수용부(23)와 동일한 도전형을 갖는 국부적으로 깊게 "울퉁불퉁(ruggedness)"한 영역에 결합된다.
상기에서 설명된 바와 같은 장치(3 및 4)에서, 소스 영역(16)은 반도체 영역이다. 하지만, 소스 영역은 실리사이드(silicide), 예를 들면 플래티늄 실리사이드(platinum silicide)와 같은 쇼트키 금속층(Schottky metallization)에 의해 제공되어 본체 영역(23)에 대해 쇼트키 배리어(Schottky barrier)를 형성할 수 있다.
장치(3 및 4)에 대해 설명된 도전형은 반대로 바뀔 수도 있다. 즉, 본체 영역(23)이 n 도전형일 때 소스 및 드레인 영역(16, 12, 11)은 p 도전형일 수도 있다. 실리콘이 아닌 반도체 물질, 예를 들면 게르마늄 또는 게르마늄 실리콘 합금 또는 실리콘 카바이드(silicon carbide)가 사용될 수도 있다.
또한, 장치는 p타입 소스 및 드레인 영역 그리고 p 타입 채널 수용 본체 영역을 가지는 p-채널 타입의 본 발명에 따라 제조될 수도 있다. 또한 이는 각 셀 내에서 n-타입의 깊은 국부 영역을 가질 수도 있다. n-타입 다결정 실리콘은 게이트를 위해 사용될 수도 있다. 동작 시, 홀 축적 채널(hole accumulation channel)이 온-상태의 게이트에 의해 채널-수용부 영역 내에 유도된다. 낮게 도핑된 p-타입 드레인 드리프트 영역은 오프-상태에서 절연된 게이트 및 깊은 n-타입 영역으로부터의 공핍층에 의해 완전히 공핍된다.
본체(10)의 후방(back) 표면(10b)에서 영역(11)과 접하는 드레인 전극(19)을 갖는 개별의 장치가 도 3 및 13을 참조로 예시되어 있다. 한편, 집적된 장치도 본 발명에 따라 가능하다. 이 경우, 영역(11)은 장치 기판 및 약하게 에피택셜 도핑된 드레인 영역(12) 사이의 도핑된 매립층(doped buried layer)일 수 있다. 매립층 영역(11)은 표면(10a)으로부터 매립층의 깊은 곳까지 뻗어있는 도핑된 주변 접촉 영역을 통하여 전방(front) 주표면(10a)에서 전극에 의해 접촉될 수도 있다.
본 발명의 설명으로부터, 다른 변형이나 수정은 당업자에게 있어서 자명할 것이다. 이러한 변형이나 수정은 당업계에서 이미 알려져 있고 여기에서 이미 언급된 특성 대신 또는 이에 부가하여 사용될 수 있는 동등하거나 다른 상당하는 특성을 포함할 수 있다.
비록 본 명세서의 청구항에는 특성에 대한 특별한 조합에 대한 언급만이 있지만, 청구항에서 현재 권리를 요구하고 있는 발명과 관계가 있는지 그리고 본 발명과 동일한 기술적 문제의 일부 또는 모두를 경감할 수 있는지 여부와 무관하게, 본 발명의 개시 범위는 명시적 또는 암시적으로 여기에 개시되어 있는 임의의 새로운 특성 또는 임의의 특성의 새로운 조합 및 어떠한 이들에 대한 일반적인 내용도 포함하는 것으로 이해되어야 한다.
개개의 실시예의 맥락에서 설명된 특성은 하나의 실시예로 조합하여 표현될 수도 있다. 반대로, 간단하게 하기 위해 하나의 실시예의 맥락으로 설명된 다양한 특성도 별개로 또는 임의의 적절한 부조합(subcombination)으로 나뉘어질 수 있다. 이로써, 현 출원 또는 이로부터 파생된 또 다른 출원의 진행 경과 중 새로운 청구항들에 의해 이러한 특성 및/또는 이러한 특성들의 조합을 청구할 수 있다는 점을 인식해야 한다.

Claims (10)

  1. 복수 개의 전기적으로 병렬로 연결되어 있는 트랜지스터 셀(TC3)을 갖는 액티브 영역을 구비하는 반도체 본체(10)를 포함하되,
    각 트랜지스터 셀(TC3)은 절연 게이트 구조물(G31, G32)에 인접한 채널 수용 본체 영역(23)에 의해 격리된 제 1 도전형의 소스 영역(16) 및 드레인 영역(12)을 가지고,
    상기 게이트 구조(G31, G32)는 독자적으로 동작하도록 서로 격리된 제 1 게이트(G31) 및 제 2 게이트(G32)를 포함하며,
    상기 제 1 게이트(G31)는 상기 본체 영역(23)에 인접한 절연 트렌치-게이트(21, 22)로서 게이트 전위가 상기 제 1 게이트(G31)에 인가될 때 종형 제 1 채널 영역(23b)이 상기 본체 영역(23)에 형성될 수 있도록 하고,
    상기 제 2 게이트(G32)는 상기 본체 영역(23)에 인접한 상기 반도체 본체(10)의 상부 주표면(10a) 상에 적어도 하나의 절연 평탄 게이트 영역(13, 14)를 가져서 게이트 전위가 상기 제 2 게이트(G32)로 인가될 때 상기 본체 영역(23) 내에 적어도 부분적으로 횡형인 제 2 채널 영역(23c)을 형성하도록 함으로써,
    상기 제 1 게이트(G31) 및 상기 제 2 게이트(G32)의 동시 동작에 의해 상기 제 1 및 상기 제 2 채널 영역(23b, 23c)이 결합되어 상기 소스 영역(16) 및 상기 드레인 영역(12) 사이에 도전 채널이 형성되도록 하는
    절연된 게이트 파워 트랜지스터 반도체 장치(3).
  2. 제 1 항에 있어서,
    상기 게이트 구조(G31, G32)는 각각의 두 개의 인접한 트랜지스터 셀(TC3) 사이의 경계에 위치하고,
    게이트 재료(22)를 담고 있는 절연 트렌치(20, 21)는 상기 두 개의 트랜지스터 셀을 위한 상기 제 1 게이트(G31)를 상기 경계에 형성시키며, 그 위에 게이트 재료(14)를 얹고 있는 평탄 절연층(13)이 상기 트렌치(20) 상부에 위치하고 상기 트렌치(20)의 측방 길이보다 길게 측방 양쪽으로 뻗어있어서,
    상기 두 개의 트랜지스터 셀을 위한 상기 제 2 게이트(G32)가 절연되어 있는 실질적으로 완전한 평탄 게이트가 되고,
    상기 평탄 절연층(13) 역시 상기 두 개의 트랜지스터 셀을 위한 상기 제 1 게이트(G31) 및 상기 제 2 게이트(G32)를 서로 격리하도록 하는
    절연된 게이트 파워 트랜지스터 반도체 장치(3).
  3. 제 1 항에 있어서,
    상기 게이트 구조(G41, G42)는 상기 두 개의 인접한 트랜지스터 셀(TC4) 사이의 상기 경계에 위치하고,
    절연 트렌치(20, 21) - 상기 트렌치(20)의 하부 영역 내에 게이트 재료(22a)를 가짐 - 는 상기 두 개의 트랜지스터 셀을 위한 상기 제 1 게이트(G41)를 상기 경계에 제공하며,
    제 1 절연층(13a)은 자신의 상부에 게이트 재료(14a)를 얹고 있는 상기 트렌치(20) 내에서 이를 가로질러 측방으로 위치하고,
    게이트 재료(14b)를 그 위에 얹고 있는 제 2 절연층(13b)은 상기 반도체 본체(10)의 상기 상부 주표면(10a) 상에서 상기 트렌치(20)의 측방 양 쪽으로 뻗어있어서,
    상기 두 개의 트랜지스터 셀을 위한 상기 제 2 게이트(G42)는 절연 트렌치-게이트 영역 및 절연 평탄 게이트 영역을 가지고,
    상기 트렌치(20) 내에서 이를 가로질러 측방으로 위치하는 상기 제 1 절연층(13a)은 상기 두 개의 트랜지스터 셀을 위한 상기 제 1 게이트(G41) 및 상기 제 2 게이트(G42)를 서로 격리시키는
    절연된 게이트 파워 트랜지스터 반도체 장치(4).
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 액티브 영역 내의 상기 트랜지스터 셀(TC3, TC4)은 상기 주변 게이트 구조가 2차원 반복 패턴으로 각 트랜지스터를 둘러싸는 닫힌 셀 기하구조(a colsed cell geometry)를 갖는
    절연된 게이트 파워 트랜지스터 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 따른 파워 트랜지스터 반도체 장치(3, 4)를 포함하되,
    상기 트랜지스터 셀의 상기 제 1 게이트(G31) 및 상기 제 2 게이트(G32)는 상기 반도체 장치의 제 1 게이트 전극(G311) 및 제 2 게이트 전극(G321)에 각각 연결되고,
    상기 제 1 게이트 전극(G311) 및 상기 제 2 게이트 전극(G321)은 각각 독자적으로 인가되는 제어 전위(Vcc, Vf; 573, 673)로 연결되는
    회로 장치(50,60).
  6. 제 5 항에 있어서,
    공급되는 고정 게이트 전위로 연결되는 단자 수단(Vcc, Vf)이 상기 제 1 게이트 전극(G311)으로 연결되고
    변조 게이트 전위를 인가하는 게이트 구동 회로(573, 673)가 상기 제 2 게이트 전극(G321)으로 연결되는
    회로 장치(50, 60).
  7. 제 6 항에 있어서,
    상기 파워 트랜지스터 반도체 장치는 로우 사이드 파워 트랜지스터(6)와 직렬로 연결된 하이 사이드 파워 트랜지스터(3, 4)로서, 상기 하이 사이드 트랜지스터(3) 및 상기 로우 사이드 트랜지스터(6) 사이에 있는 스위치 노드 접속부(52)를 통해 출력단(51)으로 조절된 전압을 공급하고,
    상기 게이트 구동 회로(573)는 상기 하이 사이드 트랜지스터(3, 4) 및 상기 로우 사이드 트랜지스터(6)를 교번적으로 스위칭 온 및 오프시키는 제어 회로(57)에 포함되는
    회로 장치(50).
  8. 제 6 항에 있어서,
    상기 파워 트랜지스터 반도체 장치는 부하(L)가 상기 장치의 소스 전극 및 드레인 전극의 하나로 연결될 때 전류를 상기 부하(L)에 공급하는 스위치(3, 4)인
    회로 장치(60).
  9. 제 8 항에 있어서,
    상기 게이트 구동 회로(673)는 상기 반도체 본체(10)내에 상기 파워 트랜지스터 스위치(3, 4)와 함께 집적되는 제어 회로(67)에 포함되는
    회로 장치(60).
  10. 제 9 항에 있어서,
    상기 제어 회로(67)는 상기 파워 트랜지스터 스위치(3, 4)를 위한 보호 회로 수단(674)을 포함하는
    회로 장치(60).
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