JPS62269337A - 半導体装置の素子分離部形成方法 - Google Patents
半導体装置の素子分離部形成方法Info
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- JPS62269337A JPS62269337A JP11410786A JP11410786A JPS62269337A JP S62269337 A JPS62269337 A JP S62269337A JP 11410786 A JP11410786 A JP 11410786A JP 11410786 A JP11410786 A JP 11410786A JP S62269337 A JPS62269337 A JP S62269337A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
→１ 産業上の利用分野
本発明（σ半導体装置の素子分離部形成方法に関するも
のであり、集積度を向上させることができるもの？提供
しようとするものである。
のであり、集積度を向上させることができるもの？提供
しようとするものである。
（ロ） 従来の技術
一般の集積回路においては隣接するデバイス全分離する
定めの素子分離部１ＬＯｃＯ８法によって形成するよう
にしているが、この素子分離部はデバイス領域に向けて
バーズビークが形成され、このバーズビークの構成部分
が集積回路の無効領域となり集積度向上にとって有害と
なっている。
定めの素子分離部１ＬＯｃＯ８法によって形成するよう
にしているが、この素子分離部はデバイス領域に向けて
バーズビークが形成され、このバーズビークの構成部分
が集積回路の無効領域となり集積度向上にとって有害と
なっている。
このバーズビークの形成を防ぐための新しい素子分離部
形成方法として、シリコンの選択エピタキシャル法が各
種考案されている。第７図ニ従来の８１の選択エピタキ
シャル法を説明する図であり、８１基板山上に堆積され
たＳｉＯ２［１２）の開口部１３＋に、５ｉＨ２Ｃ１ｚ
−Ｈｃｌ −Ｈ２糸ｆ用い２ｃＶＤ法ニよりＳ１＠が
選択的に成長している。この方法によればバーズビーク
の形成？防ぐことにできるものの、ｓｉ １（１）４１
とＳｉＯ２俟１２＋との界面すなわち側壁部分に結晶欠
陥（５）が多く発生するおそれがある。これを解消する
ため、酸化速度の速い側壁部分の８１襖全優先酸化しＳ
ｉＯ２＠とする（Ｎｏｒｉ−ｋａｚｕ ０ｈｕｃｈｉ
ａｔ ａｌ ＩＥＤＭ８３−５５〜５８参照）、
或いａ第８図に示すように、８１０２弾＋２）の側壁部
分に８１ ｓ Ｎ４嗅（６１を付着形成し、Ｓｉ 嗅１
４＋と５ｉＯ２ＷＩ２＋との界面の結晶性全向上させる
（ Ｋｏｈｅｔｓｕ Ｔａｎｎｏ ａｔ ａｌ、Ｊａ
ｐ＋Ｊ。
形成方法として、シリコンの選択エピタキシャル法が各
種考案されている。第７図ニ従来の８１の選択エピタキ
シャル法を説明する図であり、８１基板山上に堆積され
たＳｉＯ２［１２）の開口部１３＋に、５ｉＨ２Ｃ１ｚ
−Ｈｃｌ −Ｈ２糸ｆ用い２ｃＶＤ法ニよりＳ１＠が
選択的に成長している。この方法によればバーズビーク
の形成？防ぐことにできるものの、ｓｉ １（１）４１
とＳｉＯ２俟１２＋との界面すなわち側壁部分に結晶欠
陥（５）が多く発生するおそれがある。これを解消する
ため、酸化速度の速い側壁部分の８１襖全優先酸化しＳ
ｉＯ２＠とする（Ｎｏｒｉ−ｋａｚｕ ０ｈｕｃｈｉ
ａｔ ａｌ ＩＥＤＭ８３−５５〜５８参照）、
或いａ第８図に示すように、８１０２弾＋２）の側壁部
分に８１ ｓ Ｎ４嗅（６１を付着形成し、Ｓｉ 嗅１
４＋と５ｉＯ２ＷＩ２＋との界面の結晶性全向上させる
（ Ｋｏｈｅｔｓｕ Ｔａｎｎｏ ａｔ ａｌ、Ｊａ
ｐ＋Ｊ。
Ａｐｐｌ、Ｐｈｙ９．．２）．ｍ９ （１９８２）Ｌ５
６４〜Ｌ５６６や特開昭６１−１９１１８号公報参照）
等の工夫がなされている。しかしながら、エピタキシャ
ルＳｉ Ｉｌｇの側壁部分の結晶性は未だ十分に改善さ
れていないのが現状である。
６４〜Ｌ５６６や特開昭６１−１９１１８号公報参照）
等の工夫がなされている。しかしながら、エピタキシャ
ルＳｉ Ｉｌｇの側壁部分の結晶性は未だ十分に改善さ
れていないのが現状である。
（ハ）発明が解決しようとする開門点
本発明に以上の点に留意してなされたものであり、選択
エピタキシャル成長されたＳ１＠の、絶縁部との界面付
近における結晶性全改善し、良好な特性のデバイス全集
積度全同上はせて形成することのできる半導体装置の素
子分離部形成方法ケ提供しようとするものである。
エピタキシャル成長されたＳ１＠の、絶縁部との界面付
近における結晶性全改善し、良好な特性のデバイス全集
積度全同上はせて形成することのできる半導体装置の素
子分離部形成方法ケ提供しようとするものである。
に）問題点ケ解決するｔめの手段
本発明に、半導体基板上に、絶縁部と、該絶縁部？覆う
ように構成され］〜かも該絶縁部の横幅よりも広い横幅
？有するマスク部とを選択的に形成する工程と、前記マ
スク部ケマスクとして前記絶縁部の間の半導体基板上に
該絶縁部の側面から離間する側面を有するエピタキシャ
ル成長結晶部全形成する工程と、前記マスク部を除去し
前記絶縁部と前記結晶部との間に第２絶縁部を形成する
工程と金含む半導体装置の素子分離部形成方法であるワ
（ホ）作 用 エピタキシャル成長結晶部に絶縁部上のマスク部をマス
クとして形成されるため、即ちＭＢＫ法或いはイオン化
蒸着法などによって半導体基板上に飛翔されるシリコン
はマスク部によって遮蔽されているため、半導体基板上
にエピタキシャル成長される５ｉｑｌ＋σこのマスク部
より奥まって位置する絶縁部の側面と接触せず、良好な
結晶性を有するエピタキシャル成長結晶部を形成するこ
とができる。
ように構成され］〜かも該絶縁部の横幅よりも広い横幅
？有するマスク部とを選択的に形成する工程と、前記マ
スク部ケマスクとして前記絶縁部の間の半導体基板上に
該絶縁部の側面から離間する側面を有するエピタキシャ
ル成長結晶部全形成する工程と、前記マスク部を除去し
前記絶縁部と前記結晶部との間に第２絶縁部を形成する
工程と金含む半導体装置の素子分離部形成方法であるワ
（ホ）作 用 エピタキシャル成長結晶部に絶縁部上のマスク部をマス
クとして形成されるため、即ちＭＢＫ法或いはイオン化
蒸着法などによって半導体基板上に飛翔されるシリコン
はマスク部によって遮蔽されているため、半導体基板上
にエピタキシャル成長される５ｉｑｌ＋σこのマスク部
より奥まって位置する絶縁部の側面と接触せず、良好な
結晶性を有するエピタキシャル成長結晶部を形成するこ
とができる。
（へ）実施例
＄１図〜第６図は本発明方法の１実施例の工程図？示し
ている０半導体基板１１１胸は表面Ｏ１ｌが（１００）
面若しくｎ（１１１）面に選ばれているＳｉ基板であり
、この表面上に熱酸化法によって厚さ１．３μｍの５１
０２喚σ２）形成し、史にこの５１０２映上にプラズマ
ＣＶＤ法により厚さ０，２μｍの８１ｓＮ４＠ｑ３を形
成する（第１図参照）。次に、Ｓｉ３Ｎ４摸α３上のレ
ジスト＠０４全マスクとして、Ｓｉ３Ｎ４襖ｔｉ’Ａｋ
プラズマエツチング法により選択的に除去する。そして
、５ｉＯｚ、１ｌｔ１２＋上に選択的にマスク部ａ５１
Ｖ形成する（＄２図参照）０その後、緩衝フッ酸によｒ
）Ｓｉ０２＠０’ＺＪｋ選択エツチングする０ニーｔチ
ングに等１的に実行され、ま友、Ｓｉ３Ｎ４＃のエツチ
ング速度ｖｌ ＳｉＯ２模ｉ’ｌｈの工、１チング速度
より２桁程度小さい之め、第３図に示すようにマスク部
（１５１の下部にサイドエ、ンチングが進行する。その
結果、マスク部（１５）の下に絶縁部（１６ｉが形成さ
れ、この絶縁部（１６１の横４１琶（１７）はマスク部
１５１の横幅０８１に比べて小さく構成される０この工
、ソチング工程の終了後、レジス）ｌｌｉ（１４１除去
する。
ている０半導体基板１１１胸は表面Ｏ１ｌが（１００）
面若しくｎ（１１１）面に選ばれているＳｉ基板であり
、この表面上に熱酸化法によって厚さ１．３μｍの５１
０２喚σ２）形成し、史にこの５１０２映上にプラズマ
ＣＶＤ法により厚さ０，２μｍの８１ｓＮ４＠ｑ３を形
成する（第１図参照）。次に、Ｓｉ３Ｎ４摸α３上のレ
ジスト＠０４全マスクとして、Ｓｉ３Ｎ４襖ｔｉ’Ａｋ
プラズマエツチング法により選択的に除去する。そして
、５ｉＯｚ、１ｌｔ１２＋上に選択的にマスク部ａ５１
Ｖ形成する（＄２図参照）０その後、緩衝フッ酸によｒ
）Ｓｉ０２＠０’ＺＪｋ選択エツチングする０ニーｔチ
ングに等１的に実行され、ま友、Ｓｉ３Ｎ４＃のエツチ
ング速度ｖｌ ＳｉＯ２模ｉ’ｌｈの工、１チング速度
より２桁程度小さい之め、第３図に示すようにマスク部
（１５１の下部にサイドエ、ンチングが進行する。その
結果、マスク部（１５）の下に絶縁部（１６ｉが形成さ
れ、この絶縁部（１６１の横４１琶（１７）はマスク部
１５１の横幅０８１に比べて小さく構成される０この工
、ソチング工程の終了後、レジス）ｌｌｉ（１４１除去
する。
次に、半導体基板ＩＩ ０１上の絶縁部１１６１に挾ま
れているｌＪｌ上にシリコンのエピタキシャル成長結晶
部０９を形成する。これは、１０ トールのペルジャ
ー内で基板温度を７００ ’Ｃに設定して実施さｆ１５
るＭＢＥ法、或いｉｌ［］ ）、−に中、８００ ’
Ｃに設定して実施されるイオン化蒸着法を用いて形成す
れば良いっこのとき、絶縁部０口と結晶部（１９の各対
向側面ばマスク部＋１５１の横幅が絶縁部σ０の横幅に
比べて大きく設計されているので互いに離間するように
構成される。従って、結晶部ａ９の側面に絶縁部１１６
）と接触しないため結晶の乱れが生じない□：ａはマス
ク部０５；上に堆積されたシリコン模である（第４南参
照）ワ結晶部（Ｊ９の形成後、マスク部（１５１上のシ
リコン嗅■及びマスク部０．５１ ｆｌ何れもプラズマ
エツチング法によって選択除去される。
れているｌＪｌ上にシリコンのエピタキシャル成長結晶
部０９を形成する。これは、１０ トールのペルジャ
ー内で基板温度を７００ ’Ｃに設定して実施さｆ１５
るＭＢＥ法、或いｉｌ［］ ）、−に中、８００ ’
Ｃに設定して実施されるイオン化蒸着法を用いて形成す
れば良いっこのとき、絶縁部０口と結晶部（１９の各対
向側面ばマスク部＋１５１の横幅が絶縁部σ０の横幅に
比べて大きく設計されているので互いに離間するように
構成される。従って、結晶部ａ９の側面に絶縁部１１６
）と接触しないため結晶の乱れが生じない□：ａはマス
ク部０５；上に堆積されたシリコン模である（第４南参
照）ワ結晶部（Ｊ９の形成後、マスク部（１５１上のシ
リコン嗅■及びマスク部０．５１ ｆｌ何れもプラズマ
エツチング法によって選択除去される。
次に結晶部α９の表面部分の汚染を除去するため熱酸化
法によって該結晶部（１９の表面部分（深さ５００χ程
度まで）全酸化するワその後、基板＋１ｔｊ上１ｃｉｌ
ｌ［相ＣＶＤ法ｖＣＬ−）テ５ｉＯｚ ＠１２Ｎｒ付設
Ｌ、結晶部（１９Ｉと絶縁部ａ６１との間のスペース内
に第２絶縁部＋２２）’を形成するようにしている（第
５−参照）っ続いて１，９ｉ０２＠７２υと絶縁部（１
６１の上面部とをプラズマエツチングして平担化？行な
うと共に、結晶部ａ９の表面を露出させる（第６図参照
）ワこの結果、半導体基板１１１１上に、絶縁部＋１６
１と第２絶縁部のとからなる素子分離部全構成すると共
に、離間する素子分離部間に結晶部［９全構成すること
ができる。この結晶部（１９はその成長時、第２絶縁部
のに対接する部分が絶縁部からフリーに構成されている
ので、この対接部分（界面部分）の結晶性に害なわれな
い。結晶部（１９上にはその後、通常の方法で、ＭＯＳ
ＦＥＴやバイポーラトランジスタなどが形成されるが、
その製造工程については本発明方法の技術思想の理解の
ために必要でになくまた本発明方法の要旨でもないので
説明全省略する０ 本発明方法により得られた結晶部内に形成したＭＯＳＦ
ＥＴでぼバルク状シリコン基板に形成したＭＯＳＦＥＴ
と同程度の暗電流（約０．１ｐＡ／μｍ以下）とするこ
とができた。父、上記結晶部内に形成したバイポーラト
ランジスタではバルク状シリコン基板に形成し定バイポ
ーラトランジスタと同程度の暗電流（約１μＡ／ｆｆｉ
／’以下）とすることができ友。尚、従来のエピタキシ
ャル成長部の暗電流はバルク状基板に比べて１〜２桁大
きい。
法によって該結晶部（１９の表面部分（深さ５００χ程
度まで）全酸化するワその後、基板＋１ｔｊ上１ｃｉｌ
ｌ［相ＣＶＤ法ｖＣＬ−）テ５ｉＯｚ ＠１２Ｎｒ付設
Ｌ、結晶部（１９Ｉと絶縁部ａ６１との間のスペース内
に第２絶縁部＋２２）’を形成するようにしている（第
５−参照）っ続いて１，９ｉ０２＠７２υと絶縁部（１
６１の上面部とをプラズマエツチングして平担化？行な
うと共に、結晶部ａ９の表面を露出させる（第６図参照
）ワこの結果、半導体基板１１１１上に、絶縁部＋１６
１と第２絶縁部のとからなる素子分離部全構成すると共
に、離間する素子分離部間に結晶部［９全構成すること
ができる。この結晶部（１９はその成長時、第２絶縁部
のに対接する部分が絶縁部からフリーに構成されている
ので、この対接部分（界面部分）の結晶性に害なわれな
い。結晶部（１９上にはその後、通常の方法で、ＭＯＳ
ＦＥＴやバイポーラトランジスタなどが形成されるが、
その製造工程については本発明方法の技術思想の理解の
ために必要でになくまた本発明方法の要旨でもないので
説明全省略する０ 本発明方法により得られた結晶部内に形成したＭＯＳＦ
ＥＴでぼバルク状シリコン基板に形成したＭＯＳＦＥＴ
と同程度の暗電流（約０．１ｐＡ／μｍ以下）とするこ
とができた。父、上記結晶部内に形成したバイポーラト
ランジスタではバルク状シリコン基板に形成し定バイポ
ーラトランジスタと同程度の暗電流（約１μＡ／ｆｆｉ
／’以下）とすることができ友。尚、従来のエピタキシ
ャル成長部の暗電流はバルク状基板に比べて１〜２桁大
きい。
（ト） 発明の効果
上述の如く本発明方法により得られた結晶部は素子分離
部全構成する第２絶縁部の界面付近においても良好な結
晶性を呈し、暗電流の小さい良好なデバイスを提供する
ことができる。
部全構成する第２絶縁部の界面付近においても良好な結
晶性を呈し、暗電流の小さい良好なデバイスを提供する
ことができる。
第１図〜第６図に本発明方法の１実施例の工程説明図、
第７図、第８商は異なる従来方法による基板の断面図で
ある。 １１（ト・・半導体基鈑、［１Ｂ＋・・・絶縁部、ｆ１
５１・・・マスク部、■・・・結晶部、■・・・第２絶
縁部。
第７図、第８商は異なる従来方法による基板の断面図で
ある。 １１（ト・・半導体基鈑、［１Ｂ＋・・・絶縁部、ｆ１
５１・・・マスク部、■・・・結晶部、■・・・第２絶
縁部。
Claims (2)
- （１）半導体基板上に、絶縁部と、該絶縁部を覆うよう
に構成されしかも該絶縁部の横幅よりも広い横幅を有す
るマスク部とを選択的に形成する工程と、前記マスク部
をマスクとして前記絶縁部の間の半導体基板上に該絶縁
部の側面から離間する側面を有するエピタキシャル成長
結晶部を形成する工程と、前記マスク部を除去し前記絶
縁部と前記結晶部との間に第２絶縁部を形成する工程と
を含む半導体装置の素子分離部形成方法。 - （２）前記第２絶縁部を形成する前に、前記結晶部の表
面部分をライト酸化して該結晶部の表面汚染を除去する
工程を含むことを特徴とする特許請求の範囲第（１）項
記載の半導体装置の素子分離部形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11410786A JPS62269337A (ja) | 1986-05-19 | 1986-05-19 | 半導体装置の素子分離部形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11410786A JPS62269337A (ja) | 1986-05-19 | 1986-05-19 | 半導体装置の素子分離部形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62269337A true JPS62269337A (ja) | 1987-11-21 |
Family
ID=14629295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11410786A Pending JPS62269337A (ja) | 1986-05-19 | 1986-05-19 | 半導体装置の素子分離部形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62269337A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283615A (ja) * | 1996-04-12 | 1997-10-31 | Lg Semicon Co Ltd | 半導体素子の隔離膜の構造及びその膜の形成方法 |
| CN111640683A (zh) * | 2020-06-08 | 2020-09-08 | 厦门通富微电子有限公司 | 一种驱动芯片上凸块的制备方法 |
-
1986
- 1986-05-19 JP JP11410786A patent/JPS62269337A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283615A (ja) * | 1996-04-12 | 1997-10-31 | Lg Semicon Co Ltd | 半導体素子の隔離膜の構造及びその膜の形成方法 |
| CN111640683A (zh) * | 2020-06-08 | 2020-09-08 | 厦门通富微电子有限公司 | 一种驱动芯片上凸块的制备方法 |
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