KR950005043B1 - Locos 제조방법 - Google Patents

Abstract

내용 없음.

Description

LOCOS 제조방법

제1도 (a)-(b)는 종래의 LOCOS 제조공정 단면도

제2도 (a)-(h)는 본 발명에 의한 LOCOS 제조공정 단면도

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 산화막

3 : 질화막 4 : 윈도우

5 : 패드산화막 6 : 다결정실리콘 측벽

7 : 질화막 측벽 8 : 채널-스톱영역

9 : 필드산화막 10 : SOG막

본발명은 LOCOS(Local Oxidation Of Silicon) 제조방법에 관한 것으로, 특히 VLSI CMOS 트랜지스터의 제조공정중 소자격리용 필드산화막 형성에 있어서 질화막과 다결정 실리콘의 이중막을 측벽으로 이용하므로써 버즈 비크(Birds Beak)를 감소시킴과 아울러 필드산화시 실리콘 내부의 결합발생을 억제하도록 한 것이다.

종래의 LOCOS 공정을 첨부된 제1도를 참조하여 제1도를 참조하여 상술하면 다음과 같다.

먼저 (A)와 같이 실리콘기판(1)위에 패드산화막(2)과 질화막(3)을 차례로 형성하고 (B)와 같이 P.R을 사용하여 액티브 영역과 채널-스톱영역(8)을 한정한 다음 이 채널-스톱영역(8)에 이온주입을 실시한다.

이어 (C)와 같이 필드산화막(9)을 형성한 후 (D)와 같이 질화막(3)을 제거하므로써 공정이 완료된다.

그러나 상기 기술은 버즈 비크에 의한 소자면적의 감소 및 LOCOS 공정후 잔류응력에 의한 실리콘 결정의 결함이 발생되는 문제점이 있었다.

본발명은 상기 문제점을 제거키 위한 것으로 이를 첨부된 제2도에 의거하여 상술하면 다음과 같다.

먼저 (A)와 같이 실리콘기판(1)위에 CVD법으로 산화막(2)과 질화막(3)을 차례로 형성한 후 (B)와 같이 이 산화막(2)/질화막(3)의 이중층을 부분식각하여 윈도우(4)를 형성함과 아울러 패드 산화막(5)을 형성한다.

이어 (C)와 같이 다결정 실리콘을 증착한 다음 증착두께 이상으로 건식식각하여 윈도우(4)에 다결정 실리콘측벽(6)을 형성한다. 다음으로 (D)와 같이 질화막을 증착한 후 증착두께 이상으로 전식식각하여 다결정 실리콘측벽(6)위에 질화막측벽(7)을 형성하고 이온을 주입하여 채널스톱영역(8)을 형성한다.

그리고나서 (E)와 같이 필스산화를 행하여 필드산화막(9)을 형성한 후 (F)와 같이 질화막(3)과 질화막측벽(7)을 에치하고, SOG(Spin On Glass)막(10)을 증착한다.

이어 (G)와 같이 RIE방법으로 SOG막(10)과 산화막(2)을 에치백하므로써 소자격리영역을 완성한다.

제2도 (H)는 본발명에 의해 제조된 CMOS 트랜지스터의 단면도로서 소자격리영역은 상기 공정에 의해 이루어진다.

이상과 같이 본발명은 소자격리영역 형성시 버즈 비크를 감소시킬 수 있어서 소자면적의 감소를 감지할 수 있으므로 소자를 고도로 집적화 시킬 수 있는 효과가 있다.

또한, 본발명은 질화막(3) 및 필드산화막(9)의 압축응력을 증착 산화막(2) 및 다결정실리콘의 측벽(6)에서 흡수할 수 있으므로 필드산화후 잔류응력에 의한 실리콘(1)의 결정결함 발생을 억제할 수 있는 효과가 있다.

Claims (1)

1. 실리콘기판(1) 위에 CVD법으로 산화막(2)/질화막(3)을 차례로 형성하는 공정과, 소자격리영역의 산화막(2)/질화막(3)을 부분식각하여 윈도우(4)를 형성하고 노출된 기판(1)에 패드산화막(5)을 형성하는 공정과, 윈도우(4)에 다결정과 실리콘측벽(6)을 형성하고, 다결정실리콘측벽(6) 위에 다시 질화막측벽(7)을 형성하여, 채널-스톱영역(8)을 형성하는 공정과, 열산화하여 필드산화막(9)을 형성하고 에치하여 기판(1)과 평탄한 소자격리영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 LOCOS 제조방법.

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